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1. (WO2019048968) SEMICONDUCTOR DEVICE, AND MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE
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公布号: WO/2019/048968 国际申请号: PCT/IB2018/056414
公布日: 14.03.2019 国际申请日: 24.08.2018
国际专利分类:
H01L 21/336 (2006.01) ,H01L 21/28 (2006.01) ,H01L 21/316 (2006.01) ,H01L 21/318 (2006.01) ,H01L 21/363 (2006.01) ,H01L 21/8242 (2006.01) ,H01L 27/108 (2006.01) ,H01L 27/11519 (2017.01) ,H01L 27/1156 (2017.01) ,H01L 29/417 (2006.01) ,H01L 29/423 (2006.01) ,H01L 29/49 (2006.01) ,H01L 29/786 (2006.01) ,H01L 29/788 (2006.01) ,H01L 29/792 (2006.01)
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
21
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
02
半导体器件或其部件的制造或处理
04
至少具有一个跃变势垒或表面势垒的器件,例如PN结、耗尽层、载体集结层
18
器件有由周期表第Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体,如掺杂材料
334
制造单极型器件的台阶式工艺
335
场效应晶体管
336
带有绝缘栅的
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
21
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
02
半导体器件或其部件的制造或处理
04
至少具有一个跃变势垒或表面势垒的器件,例如PN结、耗尽层、载体集结层
18
器件有由周期表第Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体,如掺杂材料
28
用H01L 21/20至H01L 21/268各组不包含的方法或设备在半导体材料上制造电极的
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
21
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
02
半导体器件或其部件的制造或处理
04
至少具有一个跃变势垒或表面势垒的器件,例如PN结、耗尽层、载体集结层
18
器件有由周期表第Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体,如掺杂材料
30
用H01L 21/20至H01L 21/26各组不包含的方法或设备处理半导体材料的
31
在半导体材料上形成绝缘层的,例如用于掩膜的或应用光刻技术的;以及这些层的后处理;这些层的材料的选择
314
无机层
316
由氧化物或玻璃状氧化物或以氧化物为基础的玻璃组成的无机层
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
21
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
02
半导体器件或其部件的制造或处理
04
至少具有一个跃变势垒或表面势垒的器件,例如PN结、耗尽层、载体集结层
18
器件有由周期表第Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体,如掺杂材料
30
用H01L 21/20至H01L 21/26各组不包含的方法或设备处理半导体材料的
31
在半导体材料上形成绝缘层的,例如用于掩膜的或应用光刻技术的;以及这些层的后处理;这些层的材料的选择
314
无机层
318
由氮化物组成的无机层
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
21
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
02
半导体器件或其部件的制造或处理
04
至少具有一个跃变势垒或表面势垒的器件,例如PN结、耗尽层、载体集结层
34
具有H01L 21/06,H01L 21/16及H01L 21/18各组不包含的或有或无杂质,例如掺杂材料的半导体的器件
36
半导体材料在基片上的沉积,例如外延生长
363
应用物理沉积,例如真空沉积、溅射
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
21
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
70
由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
77
在公共衬底中或上面形成的由许多固态元件或集成电路组成的器件的制造或处理
78
把衬底连续地分成多个独立的器件
82
制造器件,例如每一个由许多元件组成的集成电路
822
衬底是采用硅工艺的半导体的
8232
场效应工艺
8234
MIS technology
8239
存储器结构
8242
动态随机存取存储结构(DRAM)
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
27
由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
02
包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
04
其衬底为半导体的
10
在重复结构中包括有多个独立组件的
105
包含场效应组件的
108
动态随机存取存储结构的
[IPC code unknown for ERROR IPC Code incorrect: invalid subgroup (0=>999999)!][IPC code unknown for H01L 27/1156]
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
29
专门适用于整流、放大、振荡或切换,并具有至少一个电位跃变势垒或表面势垒的半导体器件;具有至少一个电位跃变势垒或表面势垒,例如PN结耗尽层或载流子集结层的电容器或电阻器;半导体本体或其电极的零部件
40
按其电极特征区分的
41
以其形状、相对尺寸或位置为特征的
417
通有待整流、放大或切换电流的
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
29
专门适用于整流、放大、振荡或切换,并具有至少一个电位跃变势垒或表面势垒的半导体器件;具有至少一个电位跃变势垒或表面势垒,例如PN结耗尽层或载流子集结层的电容器或电阻器;半导体本体或其电极的零部件
40
按其电极特征区分的
41
以其形状、相对尺寸或位置为特征的
423
不通有待整流、放大或切换电流的
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
29
专门适用于整流、放大、振荡或切换,并具有至少一个电位跃变势垒或表面势垒的半导体器件;具有至少一个电位跃变势垒或表面势垒,例如PN结耗尽层或载流子集结层的电容器或电阻器;半导体本体或其电极的零部件
40
按其电极特征区分的
43
以形成材料为特征的
49
金属绝缘体半导体电极
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
29
专门适用于整流、放大、振荡或切换,并具有至少一个电位跃变势垒或表面势垒的半导体器件;具有至少一个电位跃变势垒或表面势垒,例如PN结耗尽层或载流子集结层的电容器或电阻器;半导体本体或其电极的零部件
66
按半导体器件的类型区分的
68
只能通过对一个不通有待整流、放大或切换的电流的电极供给电流或施加电位方可进行控制的
76
单极器件
772
场效应晶体管
78
由绝缘栅产生场效应的
786
薄膜晶体管
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
29
专门适用于整流、放大、振荡或切换,并具有至少一个电位跃变势垒或表面势垒的半导体器件;具有至少一个电位跃变势垒或表面势垒,例如PN结耗尽层或载流子集结层的电容器或电阻器;半导体本体或其电极的零部件
66
按半导体器件的类型区分的
68
只能通过对一个不通有待整流、放大或切换的电流的电极供给电流或施加电位方可进行控制的
76
单极器件
772
场效应晶体管
78
由绝缘栅产生场效应的
788
带有浮栅的
H 电学
01
基本电气元件
L
半导体器件;其他类目中不包括的电固体器件
29
专门适用于整流、放大、振荡或切换,并具有至少一个电位跃变势垒或表面势垒的半导体器件;具有至少一个电位跃变势垒或表面势垒,例如PN结耗尽层或载流子集结层的电容器或电阻器;半导体本体或其电极的零部件
66
按半导体器件的类型区分的
68
只能通过对一个不通有待整流、放大或切换的电流的电极供给电流或施加电位方可进行控制的
76
单极器件
772
场效应晶体管
78
由绝缘栅产生场效应的
792
带有电荷捕获栅绝缘体,例如MNOS存储晶体管
申请人:
株式会社半導体エネルギー研究所 SEMICONDUCTOR ENERGY LABORATORY CO., LTD. [JP/JP]; 神奈川県厚木市長谷398 398, Hase, Atsugi-shi, Kanagawa 2430036, JP
发明人:
山崎舜平 YAMAZAKI, Shunpei; JP
浅見良信 ASAMI, Yoshinobu; JP
石山貴久 ISHIYAMA, Takahisa; --
倉田求 KURATA, Motomu; JP
徳丸亮 TOKUMARU, Ryo; JP
石原典隆 ISHIHARA, Noritaka; --
野中裕介 NONAKA, Yusuke; --
优先权数据:
2017-17001705.09.2017JP
2017-17001805.09.2017JP
2017-23752612.12.2017JP
2018-02769120.02.2018JP
2018-02772320.02.2018JP
标题 (EN) SEMICONDUCTOR DEVICE, AND MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置、および半導体装置の作製方法
摘要:
(EN) Provided is a semiconductor device having excellent reliability. The present invention comprises: a first insulator; a second insulator positioned above the first insulator; an oxide positioned above the second insulator; a first conductor and a second conductor positioned above the oxide, separated from each other; a third insulator positioned above the oxide, the first conductor and the second conductor; a third conductor positioned above the third insulator and having at least a portion that is positioned so as to overlap a region between the first conductor and the second conductor; a fourth insulator positioned to cover the oxide, the first conductor, the second conductor, the third insulator and the third conductor; a fifth insulator positioned above the fourth insulator; and a sixth insulator positioned above the fifth insulator, wherein the fourth insulator has an opening, which reaches the second insulator, formed in at least a portion thereof, the fifth insulator is in contact with the second insulator via the opening, and the first insulator, the fourth insulator and the sixth insulator have lower oxygen permeability than the second insulator.
(FR) L'invention concerne un dispositif à semi-conducteur ayant une excellente fiabilité. La présente invention comprend : un premier isolant ; un second isolant positionné au-dessus du premier isolant ; un oxyde positionné au-dessus du second isolant ; un premier conducteur et un second conducteur positionnés au-dessus de l'oxyde, séparés l'un de l'autre ; un troisième isolant positionné au-dessus de l'oxyde, le premier conducteur et le second conducteur ; un troisième conducteur positionné au-dessus du troisième isolant et ayant au moins une partie qui est positionnée de manière à chevaucher une région entre le premier conducteur et le second conducteur ; un quatrième isolant positionné pour recouvrir l'oxyde, le premier conducteur, le second conducteur, le troisième isolant et le troisième conducteur ; un cinquième isolant positionné au-dessus du quatrième isolant; et un sixième isolant positionné au-dessus du cinquième isolant, le quatrième isolant ayant une ouverture, qui atteint le second isolant, formée dans au moins une partie de celui-ci, le cinquième isolant est en contact avec le second isolant par l'intermédiaire de l'ouverture, et le premier isolant, le quatrième isolant et le sixième isolant ont une perméabilité à l'oxygène inférieure à celle du second isolant.
(JA) 要約書 信頼性が良好な半導体装置を提供する。 第1の絶縁体と、第1の絶縁体の上に配置された、第2の絶縁体と、第2の絶縁体の上に配置された、 酸化物と、酸化物上に、互いに離して配置された、第1の導電体、および第2の導電体と、酸化物、 第1の導電体、 および第2の導電体の上に配置された、 第3の絶縁体と、 第3の絶縁体の上に配置さ れ、 少なくとも一部が第1の導電体と第2の導電体の間の領域に重なるように配置された、 第3の導 電体と、酸化物、第1の導電体、第2の導電体、第3の絶縁体、および第3の導電体、を覆って配置 された、 第4の絶縁体と、 第4の絶縁体の上に配置された、 第5の絶縁体と、 第5の絶縁体の上に配 置された、第6の絶縁体と、を有し、第4の絶縁体は、少なくとも一部に、第2の絶縁体に達する開 口が形成され、第5の絶縁体は、開口を介して第2の絶縁体に接し、第1の絶縁体、第4の絶縁体、 および第6の絶縁体は、第2の絶縁体より酸素透過性が低い。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
非洲地区知识产权组织 (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
欧亚专利局 (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧洲专利局 (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
非洲知识产权组织 (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
公布语言: 日语 (JA)
申请语言: 日语 (JA)