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1. WO2020202554 - DISPOSITIF À SEMI-CONDUCTEUR À COLONNES ET SON PROCÉDÉ DE FABRICATION

Numéro de publication WO/2020/202554
Date de publication 08.10.2020
N° de la demande internationale PCT/JP2019/015146
Date du dépôt international 05.04.2019
Demande présentée en vertu du Chapitre 2 01.08.2019
CIB
H01L 21/8244 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78avec une division ultérieure du substrat en plusieurs dispositifs individuels
82pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
822le substrat étant un semi-conducteur, en utilisant une technologie au silicium
8232Technologie à effet de champ
8234Technologie MIS
8239Structures de mémoires
8244Structures de mémoires statiques à accès aléatoire (SRAM)
H01L 27/11 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04le substrat étant un corps semi-conducteur
10comprenant une pluralité de composants individuels dans une configuration répétitive
105comprenant des composants à effet de champ
11Structures de mémoires statiques à accès aléatoire
Déposants
  • ユニサンティス エレクトロニクス シンガポール プライベート リミテッド UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG]/[SG] (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JO, JP, KE, KG, KH, KM, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW)
  • 舛岡 富士雄 MASUOKA Fujio [JP]/[JP] (US)
  • 原田 望 HARADA Nozomu [JP]/[JP] (US)
  • リ イーソ LI Yisuo [SG]/[SG] (US)
Inventeurs
  • 舛岡 富士雄 MASUOKA Fujio
  • 原田 望 HARADA Nozomu
  • リ イーソ LI Yisuo
Mandataires
  • 田中 伸一郎 TANAKA Shinichiro
  • 須田 洋之 SUDA Hiroyuki
Données relatives à la priorité
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) COLUMNAR SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEUR À COLONNES ET SON PROCÉDÉ DE FABRICATION
(JA) 柱状半導体装置と、その製造方法
Abrégé
(EN)
In an SRAM cell, an Si column 6a of a selected SGT of an array of upper-level Si columns 6a to 6e is at the left end in the X-direction. An Si column 6j of a selected SGT of an array of lower-level Si column rows 6f to 6j is at the right end. In a plan view, a lower-level Si column 6g is present in the width of a contact hole 47a extended in the Y-direction. In the plan view, an upper-level Si column 6d is present in the width of the contact hole 47b extended in the Y-direction. In the upper level, a TiN layer 40b providing gate electrodes of a load SGT and a drive SGT is formed in contact with a side surface of an entire gate region vertically between Si columns 6c, 6d, and 6e. Similarly, in the lower level, a TiN layer 40c providing gate electrodes of the load SGT and the drive SGT is formed in contact with a side surface of an entire gate region vertically between the Si columns 6f, 6g, and 6h.
(FR)
Dans une cellule de SRAM, une colonne de Si 6a d'un SGT sélectionné d'un réseau de colonnes de Si de niveau supérieur 6a à 6e se trouve à l'extrémité gauche dans la direction X. Une colonne de Si 6j d'un SGT sélectionné d'un réseau de rangées de colonnes de Si de niveau inférieur 6f à 6j se trouve à l'extrémité droite. Dans une vue en plan, une colonne de Si de niveau inférieur 6g est présente dans la largeur d'un trou de contact 47a s'étendant dans la direction Y. Dans la vue en plan, une colonne de Si de niveau supérieur 6d est présente dans la largeur du trou de contact 47b s'étendant dans la direction Y. Dans le niveau supérieur, une couche de TiN 40b fournissant des électrodes grilles d'un SGT de charge et d'un SGT de pilotage est formée verticalement en contact avec une surface latérale de toute une région de grille entre les colonnes de Si 6c, 6d et 6e. De même, dans le niveau inférieur, une couche de TiN 40c fournissant des électrodes grilles du SGT de charge et du SGT de pilotage est formée verticalement en contact avec une surface latérale de toute une région de grille entre les colonnes de Si 6f, 6g et 6h.
(JA)
SRAMセルにおいて、上段のSi柱列6a~6eの選択SGTのSi柱6aは、X方向の左端にある。下段のSi柱列6f~6jの選択SGTのSi柱6jは右端にある。平面視において、コンタクトホール47aのY方向に伸延した幅の中に、下段のSi柱6gが存在する。そして、平面視において、コンタクトホール47bのY方向に伸延した幅の中に、上段のSi柱6dが存在する。上段において、負荷SGTと駆動SGTとのゲート電極であるTiN層40bが、Si柱6c、6d、6e間において、垂直方向におけるゲート領域全体の側面で接して形成されている。同様に、下段において、負荷SGTと駆動SGTとのゲート電極であるTiN層40cが、Si柱6f、6g、6h間において、垂直方向におけるゲート領域全体の側面で接して形成されている。
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