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1. WO2020088005 - APPAREIL ADDITIONNEUR RAPIDE INTÉGRÉ BASÉ SUR UN TRAJET DE SOUPASSEMENT DE CAPACITÉ DE MATRICE DE MEMRISTOR ET PROCÉDÉ DE CALCUL

Numéro de publication WO/2020/088005
Date de publication 07.05.2020
N° de la demande internationale PCT/CN2019/097848
Date du dépôt international 26.07.2019
CIB
G06F 7/505 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
7Méthodes ou dispositions pour le traitement de données en agissant sur l'ordre ou le contenu des données manipulées
38Méthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p.ex. en utilisant une représentation binaire, ternaire, décimale
48utilisant des dispositifs n'établissant pas de contact, p.ex. tube, dispositif à l'état solide; utilisant des dispositifs non spécifiés
50Addition; Soustraction
505en mode parallèle binaire, c. à d. ayant un circuit de traitement de chiffre différent pour chaque position
CPC
G06F 7/5052
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
7Methods or arrangements for processing data by operating upon the order or content of the data handled
38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
48using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
50Adding; Subtracting
505in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
5052using carry completion detection, either over all stages or at sample stages only
Déposants
  • 上海交通大学 SHANGHAI JIAO TONG UNIVERSITY [CN]/[CN]
Inventeurs
  • 景乃锋 JING, Naifeng
  • 李桃中 LI, Taozhong
  • 李彤 LI, Tong
  • 王琴 WANG, Qin
  • 蒋剑飞 JIANG, Jianfei
  • 贺光辉 HE, Guanghui
  • 毛志刚 MAO, Zhigang
Mandataires
  • 上海汉声知识产权代理有限公司 SHANGHAI HANGSOME INTELLECTUAL PROPERTY LTD.
  • 庄文莉 ZHUANG, Wenli
Données relatives à la priorité
201811299086.702.11.2018CN
Langue de publication chinois (ZH)
Langue de dépôt chinois (ZH)
États désignés
Titre
(EN) EMBEDDED QUICK ADDER APPARATUS BASED ON MEMRISTOR ARRAY UNDERFLOW PATH AND CALCULATION METHOD
(FR) APPAREIL ADDITIONNEUR RAPIDE INTÉGRÉ BASÉ SUR UN TRAJET DE SOUPASSEMENT DE CAPACITÉ DE MATRICE DE MEMRISTOR ET PROCÉDÉ DE CALCUL
(ZH) 一种基于忆阻器阵列潜流路径的内嵌快速加法器装置及计算方法
Abrégé
(EN)
The present invention relates to an adder apparatus based on a memristor array underflow path, and compared with a memristor adder performing an addition calculation by means of logical iteration at the present stage, the present invention is characterized in: 1 separating serial and parallel parts of an addition operation, that is, serial carry and parallel summation; 2 aiming at serial carry, constructing a corresponding underflow path and customizing a carry propagation underflow path therein, and using electric current propagation to simulate carry behavior, thereby greatly accelerating a carry calculation; and 3 after obtaining the carry of each bit, using a logical calculation method of the memristor at the current stage and cross array parallel structure features to complete the summation calculation of all bits at the same time.
(FR)
La présente invention concerne un appareil additionneur basé sur un trajet de soupassement de capacité de matrice de memristor, et par comparaison à un additionneur de memristor effectuant un calcul d'addition au moyen d'une itération logique au stade actuel, la présente invention comprend les étapes suivantes : 1 séparer des parties en série et en parallèle d'une opération d'addition, c'est-à-dire un transport en série et une sommation en parallèle ; 2 avoir pour objectif un transport en série, construire un trajet de soupassement de capacité correspondant et personnaliser un trajet de soupassement de capacité de propagation de transport à l'intérieur de celui-ci, et utiliser une propagation de courant électrique pour simuler un comportement de transport, ce qui permet d'accélérer fortement un calcul de transport ; et 3 après l'obtention du transport de chaque bit, utiliser un procédé de calcul logique du memristor au stade actuel et des caractéristiques de structure parallèle de matrice croisée pour achever le calcul de sommation de tous les bits en même temps.
(ZH)
本发明是一种基于忆阻阵列潜流路径的加法器装置,相比于现阶段通过逻辑迭代进行加法计算的忆阻器加法器而言,本发明的特点在于:1分离加法运算的串并行部分,即串行进位和并行求和;2针对串行进位,构造相应的潜流路径并定制化其中的进位传播潜流路径,利用电流传播模拟进位行为,从而极大加快进位计算;3得到各比特位的进位后,利用现阶段忆阻器逻辑计算方式及交叉阵列并行结构特点同时完成所有比特位的求和计算。
Également publié en tant que
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