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1. WO2020087249 - STRUCTURE DE PUCE MULTICŒUR

Numéro de publication WO/2020/087249
Date de publication 07.05.2020
N° de la demande internationale PCT/CN2018/112550
Date du dépôt international 30.10.2018
CIB
G06F 15/173 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
15Calculateurs numériques en général; Équipement de traitement de données en général
16Associations de plusieurs calculateurs numériques comportant chacun au moins une unité arithmétique, une unité programme et un registre, p.ex. pour le traitement simultané de plusieurs programmes
163Communication entre processeurs
173utilisant un réseau d'interconnexion, p.ex. matriciel, de réarrangement, pyramidal, en étoile ou ramifié
Déposants
  • 北京比特大陆科技有限公司 BITMAIN TECHNOLOGIES INC. [CN]/[CN]
Inventeurs
  • 刘贤华 LIU, Xianhua
Mandataires
  • 北京同立钧成知识产权代理有限公司 LEADER PATENT & TRADEMARK FIRM
Données relatives à la priorité
Langue de publication chinois (ZH)
Langue de dépôt chinois (ZH)
États désignés
Titre
(EN) MULTI-CORE CHIP STRUCTURE
(FR) STRUCTURE DE PUCE MULTICŒUR
(ZH) 多内核芯片结构
Abrégé
(EN)
The embodiment of the present invention provides a multi-core chip structure having N cores, wherein N is a positive integer greater than or equal to 2; and each core is provided with a transmitting-receiving unit and a data bus for transmitting data to other cores. The core is connected to the data bus for transmitting data through the transmitting-receiving unit; the core is also connected to the N-1 data buses for transmitting data in other cores through the transmitting-receiving unit. The technical solution of the present invention can reduce the quantity of data buses connecting various cores in the chip, thereby saving the internal wiring space of the chip, reducing the interference among data buses, increasing the data transmission speed and improving the bandwidth utilization ratio.
(FR)
Selon un mode de réalisation, la présente invention concerne une structure de puce multicœur Ayant N cœurs, N étant un nombre entier positif supérieur ou égal à 2 et chaque cœur étant pourvu d'une unité d'émission/réception et d'un bus de données pour transmettre des données à d'autres cœurs. Le cœur est connecté au bus de données pour transmettre des données par l'intermédiaire de l'unité d'émission/réception ; le cœur est de plus connecté aux N -1 bus de données pour transmettre des données à d'autres cœurs par l'intermédiaire de l'unité d'émission/réception. La solution technique selon l'invention peut réduire la quantité de bus de données connectant divers cœurs dans la puce, de sorte à économiser l'espace de câblage interne de la puce, à réduire l'interférence entre bus de données, à accroître la vitesse de transmission de données et à améliorer le taux d'utilisation de bande passante.
(ZH)
本发明实施例提供一种多内核芯片结构,所述芯片结构具有N个内核,其中N为大于等于2的正整数,为每一个内核设置一个收发单元和一条用于向其他内核发送数据的数据总线;所述内核通过所述收发单元连接到所述发送数据的数据总线,所述内核通过所述收发单元连接到N-1条其他内核发送数据的数据总线。采用本发明的技术方案,可以减少芯片连接内核数据总线的数量,节约芯片内部布线空间,减少数据总线之间的干扰,提高数据传输速度,增加带宽的利用率。
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