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1. WO2020068588 - ARCHITECTURE DE SYSTÈME POUR ATTÉNUER L'EMPREINTE EN MÉMOIRE

Numéro de publication WO/2020/068588
Date de publication 02.04.2020
N° de la demande internationale PCT/US2019/052188
Date du dépôt international 20.09.2019
CIB
G11C 7/10 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
7Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
10Dispositions d'interface d'entrée/sortie de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
G11C 7/24 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
7Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
24Circuits de protection ou de sécurité pour cellules de mémoire, p.ex. dispositions pour empêcher la lecture ou l'écriture par inadvertance; Cellules d'état; Cellules de test
G11C 8/20 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
8Dispositions pour sélectionner une adresse dans une mémoire numérique
20Circuits de sécurité ou de protection d'adresse, c. à d. dispositions pour empêcher un accès non autorisé ou accidentel
G11C 11/00 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
11Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
G11C 11/4076 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
11Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21utilisant des éléments électriques
34utilisant des dispositifs à semi-conducteurs
40utilisant des transistors
401formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
4063Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture ou la synchronisation
407pour des cellules de mémoire du type à effet de champ
4076Circuits de synchronisation
G11C 11/4078 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
11Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21utilisant des éléments électriques
34utilisant des dispositifs à semi-conducteurs
40utilisant des transistors
401formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
4063Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture ou la synchronisation
407pour des cellules de mémoire du type à effet de champ
4078Circuits de sécurité ou de protection, p.ex. afin d'empêcher la lecture ou l'écriture intempestives ou non autorisées; Cellules d'état; Cellules de test
CPC
G06F 11/1004
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
11Error detection; Error correction; Monitoring
07Responding to the occurrence of a fault, e.g. fault tolerance
08Error detection or correction by redundancy in data representation, e.g. by using checking codes
10Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
1004to protect a block of data words, e.g. CRC or checksum
G06F 12/1408
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
14Protection against unauthorised use of memory ; or access to memory
1408by using cryptography
G06F 21/76
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
21Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
70Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
71to assure secure computing or processing of information
76in application-specific integrated circuits [ASICs] or field-programmable devices, e.g. field-programmable gate arrays [FPGAs] or programmable logic devices [PLDs]
G06F 21/78
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
21Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
70Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
78to assure secure storage of data
G11C 11/005
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
005comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
G11C 11/4076
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
407for memory cells of the field-effect type
4076Timing circuits
Déposants
  • NORTHROP GRUMMAN SYSTEMS CORPORATION [US]/[US]
Inventeurs
  • WEIDELE, Kenneth, R.
  • MCKINNEY, Kenneth, F.
  • MEAWAD, Christopher, H.
  • MANESTITAYA, Tim
  • HILCHIE, Allan, T.
  • SCHAFFNER, Timothy, D.
Mandataires
  • MILLER, John, A.
Données relatives à la priorité
16/141,27425.09.2018US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) SYSTEM ARCHITECTURE TO MITIGATE MEMORY IMPRINTING
(FR) ARCHITECTURE DE SYSTÈME POUR ATTÉNUER L'EMPREINTE EN MÉMOIRE
Abrégé
(EN)
A method and architecture for mitigating memory imprinting in electronic system volatile memory. At system power-up, a bus mode register control determines whether to operate the current power cycle in normal mode or inversion mode, with an objective of equal amounts of time in each mode over the system's lifecycle. A bi-directional data bus inverter is positioned between a system processor and volatile memory. When the system is running in inversion mode, data from non-volatile memory is inverted (0's and 1's are swapped) when copied to volatile memory, and the data bus inverter rectifies all data bits flowing in/out of the processor. By balancing the time spent by individual memory addresses in high and low voltage states, the system minimizes differences in memory cell stresses, thus reducing memory imprinting effects. The same concept applied to other architectures, such as internal processor cache memory, and FPGA configuration memory, is also disclosed.
(FR)
L'invention concerne un procédé et une architecture permettant d'atténuer l'empreinte en mémoire dans une mémoire volatile de système électronique. Lors de la mise sous tension du système, une commande de registre de mode de bus détermine s'il faut faire fonctionner le cycle de puissance actuel en mode normal ou en mode d'inversion, avec un objectif de quantités de temps égales dans chaque mode sur le cycle de vie du système. Un onduleur de bus de données bidirectionnel est positionné entre un processeur de système et une mémoire volatile. Lorsque le système fonctionne en mode d'inversion, des données provenant d'une mémoire non volatile sont inversées (0's et 1's sont permutées) lorsqu'elles sont copiés dans une mémoire volatile, et l'onduleur de bus de données redresse tous les bits de données circulant dans/hors du processeur. En équilibrant le temps passé par des adresses de mémoire individuelles dans des états de haute et basse tension, le système réduit au minimum les différences de contraintes de cellules de mémoire, réduisant ainsi les effets d'empreinte en mémoire. Le même concept appliqué à d'autres architectures, telles qu'une mémoire cache de processeur interne, et une mémoire de configuration FPGA, est également décrit.
Également publié en tant que
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