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1. WO2020068206 - SYSTÈME DE CORRECTION DE RAPPORT CYCLIQUE ET BOUCLE À VERROUILLAGE DE RETARD (DLL) À BASE DE RÉGULATEUR À FAIBLE CHUTE DE TENSION (LDO)

Numéro de publication WO/2020/068206
Date de publication 02.04.2020
N° de la demande internationale PCT/US2019/039061
Date du dépôt international 25.06.2019
CIB
H03K 5/156 2006.01
HÉLECTRICITÉ
03CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
KTECHNIQUE DE L'IMPULSION
5Manipulation d'impulsions non couvertes par l'un des autres groupes principaux de la présente sous-classe
156Dispositions dans lesquelles un train d'impulsions est transformé en un train ayant une caractéristique désirée
G05F 1/575 2006.01
GPHYSIQUE
05COMMANDE; RÉGULATION
FSYSTÈMES DE RÉGULATION DES VARIABLES ÉLECTRIQUES OU MAGNÉTIQUES
1Systèmes automatiques dans lesquels les écarts d'une grandeur électrique par rapport à une ou plusieurs valeurs prédéterminées sont détectés à la sortie et réintroduits dans un dispositif intérieur au système pour ramener la grandeur détectée à sa valeur ou à ses valeurs prédéterminées, c. à d. systèmes rétroactifs
10Régulation de la tension ou de l'intensité
46là où la variable effectivement régulée par le dispositif de réglage final est du type continu
56utilisant des dispositifs à semi-conducteurs en série avec la charge comme dispositifs de réglage final
575caractérisé par le circuit de rétroaction
H03L 7/081 2006.01
HÉLECTRICITÉ
03CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
LCOMMANDE AUTOMATIQUE, DÉMARRAGE, SYNCHRONISATION OU STABILISATION DES GÉNÉRATEURS D'OSCILLATIONS OU D'IMPULSIONS ÉLECTRONIQUES
7Commande automatique de fréquence ou de phase; Synchronisation
06utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase
08Détails de la boucle verrouillée en phase
081avec un déphaseur commandé additionnel
G06F 1/08 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1Détails non couverts par les groupes G06F3/-G06F13/89
04Génération ou distribution de signaux d'horloge ou de signaux dérivés directement de ceux-ci
08Générateurs d'horloge ayant une fréquence de base modifiable ou programmable
CPC
G06F 1/08
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
1Details not covered by groups G06F3/00G06F13/00 and G06F21/00
04Generating or distributing clock signals or signals derived directly therefrom
08Clock generators with changeable or programmable clock frequency
G11C 29/023
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
023in clock generator or timing circuitry
G11C 29/028
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
028with adaption or trimming of parameters
G11C 7/1057
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
1057Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
G11C 7/1066
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
1066Output synchronization
G11C 7/1084
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
1084Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
Déposants
  • INTEL CORPORATION [US]/[US]
Inventeurs
  • MARTIN, Aaron
  • CHENG, Roger
  • VENKATRAMANI, Hari
  • DOUR, Navneet
  • MANSURI, Mozhgan
  • CASPER, Bryan
  • O'MAHONY, Frank
  • BALAMURUGAN, Ganesh
  • BALANKUTTY, Ajay
  • ZHOU, Kuan
  • TIRUMALAI, Sridhar
  • VENKATARAMANA, Krishnamurthy
  • THOMAS, Alex
  • NGUYEN, Quoc
Mandataires
  • MUGHAL, Usman A.
Données relatives à la priorité
16/144,94927.09.2018US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) A DUTY CYCLE CORRECTION SYSTEM AND LOW DROPOUT (LDO) REGULATOR BASED DELAY-LOCKED LOOP (DLL)
(FR) SYSTÈME DE CORRECTION DE RAPPORT CYCLIQUE ET BOUCLE À VERROUILLAGE DE RETARD (DLL) À BASE DE RÉGULATEUR À FAIBLE CHUTE DE TENSION (LDO)
Abrégé
(EN)
An apparatus is provided, where the apparatus includes a plurality of components; a first circuitry to generate a clock signal, and to supply the clock signal to the plurality of components; a second circuitry to estimate, for each of two or more components of the plurality of components, a corresponding duty cycle of the clock signal received at the corresponding component, wherein two or more duty cycles corresponding to the two or more components are determined; a third circuitry to determine an average of the two or more duty cycles; and a fourth circuitry to correct a duty cycle of the clock signal generated by the first circuitry, based at least in part on the average.
(FR)
L'invention concerne un appareil, l'appareil comprenant une pluralité de composants ; un premier circuit pour générer un signal d'horloge, et pour fournir le signal d'horloge à la pluralité de composants ; un second circuit pour estimer, pour chacun des deux ou plus composants de la pluralité de composants, un rapport cyclique correspondant du signal d'horloge reçu au niveau du composant correspondant, au moins deux rapports cycliques correspondant aux deux ou plus de deux composants étant déterminés ; un troisième circuit pour déterminer une moyenne des deux ou plus de deux rapports cycliques ; et un quatrième circuit pour corriger un rapport cyclique du signal d'horloge généré par le premier circuit, sur la base, au moins en partie, de la moyenne.
Également publié en tant que
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