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1. WO2020017383 - DISPOSITIF À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE FABRICATION

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明 細 書

発明の名称 半導体装置及びその製造方法

技術分野

0001  

背景技術

0002   0003   0004   0005   0006  

発明の概要

発明が解決しようとする課題

0007  

課題を解決するための手段

0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023  

発明の効果

0024  

図面の簡単な説明

0025  

発明を実施するための形態

0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074  

請求の範囲

1   2   3   4   5   6   7  

図面

1   2   3   4   5   6   7   8   9  

明 細 書

発明の名称 : 半導体装置及びその製造方法

技術分野

[0001]
 本発明は、半導体装置及びその製造方法に関し、特に保護素子を備えた半導体装置及びその製造方法に適用して有効な技術に関する。

背景技術

[0002]
 特許第4354876号公報には、SOI(Silicon On Insulator)基板を採用した半導体装置が開示されている。SOI基板は、シリコン基板と、シリコン基板上の埋込み酸化膜と、埋込み酸化膜上のp型活性層とを積層して形成されている。p型活性層にはMOSFET(Metal Oxide Semiconductor Field Effect Transistor)が形成されている。
[0003]
 ここで、一般的に、SOI基板のシリコン基板は電位が印加されていないフローティング状態とされているか、又はシリコン基板にはグランド電位が印加されている。
[0004]
 ところで、SOI基板のp型活性層に保護素子として高耐圧構造のpn接合ダイオードを形成する場合、pn接合ダイオードの周囲を取り囲む素子分離領域が配置され、pn接合ダイオードはそれ以外の素子に対して電気的に分離されている。素子分離領域として、pn接合ダイオードと他の素子との間の分離が確実なトレンチアイソレーション構造の採用が好適である。この素子分離領域は、p型活性層の表面から埋込み酸化膜に至るトレンチと、トレンチ側壁に形成されたシリコン酸化膜と、トレンチ内部にシリコン酸化膜を介して埋設されたシリコン多結晶膜とを含んで構成されている。
[0005]
 上記pn接合ダイオードでは、アノード領域が配線を通して外部端子に接続され、カソード領域が配線を通して内部回路へ接続されている。アノード領域は、一般的に不純物密度が低く設定されたp型活性層により形成されているので、アノード領域と配線の一端部との接続にはコンタクト領域が介在されている。コンタクト領域はアノード領域よりも不純物密度が高く設定されたp型半導体領域により形成され、コンタクト領域では配線の一端部との接続抵抗値を小さくすることができる。配線の他端部は、pn接合ダイオード上に形成されたパッシベーション膜上を延設し、外部端子へ接続されている。
[0006]
 このような素子分離領域に囲まれたpn接合ダイオードでは、配線を通してアノード領域に負のサージ電圧が印加されたとき、アノード領域のコンタクト領域と素子分離領域との間の主面部において配線下に蓄積層が生成される。この蓄積層は、アノード領域内部において素子分離領域からコンタクト領域へ空乏層が広がらない領域となるので、pn接合ダイオードの耐圧を向上させるには改善の余地があった。

発明の概要

発明が解決しようとする課題

[0007]
 本発明は、上記事実を考慮し、保護素子の耐圧を簡易に向上させることができる半導体装置及びその製造方法を提供する。

課題を解決するための手段

[0008]
 本発明の第1実施態様に係る半導体装置は、支持基板上に絶縁層を介在して活性層が形成された基板の活性層に配設され、アノード領域とカソード領域とのpn接合ダイオードを含んで構成される保護素子と、pn接合ダイオードの周囲を取り囲み活性層に配設され、pn接合ダイオードをその周囲に配設される素子から電気的に分離する素子分離領域と、アノード領域の主面部に配設され、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定されたコンタクト領域と、pn接合ダイオード上にパッシベーション膜を介して配設され、一端部がコンタクト領域に接続され、他端部がパッシベーション膜上を延設する配線と、コンタクト領域と素子分離領域との間の配線下においてアノード領域の主面部に配設され、コンタクト領域とは反対導電型に設定されたチャネルストッパ領域と、を備えている。
[0009]
 第1実施態様に係る半導体装置は、基板に保護素子及び素子分離領域を備える。基板は、支持基板と、この支持基板上の絶縁層と、絶縁層上の活性層とを有する。保護素子は、活性層に配設され、アノード領域とカソード領域とのpn接合ダイオードを含んで構成される。素子分離領域は、pn接合ダイオードの周囲を取り囲んで活性層に配設される。この素子分離領域は、pn接合ダイオードをその周囲に配設される素子から電気的に分離する。
 さらに、アノード領域の主面部にはコンタクト領域が配設され、コンタクト領域には配線の一端部が接続される。コンタクト領域は、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定される。配線はpn接合ダイオード上にパッシベーション膜を介して配設され、配線の他端部はパッシベーション膜上を延設する。
[0010]
 ここで、半導体装置は更にチャネルストッパ領域を備える。チャネルストッパ領域は、アノード領域の主面部であって、コンタクト領域と素子分離領域との間の配線下に配設される。チャネルストッパ領域は、コンタクト領域とは反対導電型に設定される。
 このため、仮に、アノード領域に配線を通して負のサージ電圧が印加されても、アノード領域の主面部であってコンタクト領域と素子分離領域との間の配線下において、チャネルストッパ領域により蓄積層の生成を効果的に抑制又は防止することができる。蓄積層の生成が効果的に抑制又は防止されることによって、素子分離領域からコンタクト領域へ空乏層を広げることができ、pn接合ダイオードの接合耐圧を向上させることができる。
 さらに、アノード領域の主面部であって配線下にチャネルストッパ領域を単に配設する簡易な構成により、pn接合ダイオードの接合耐圧を向上させることができる。
[0011]
 本発明の第2実施態様に係る半導体装置では、第1実施態様に係る半導体装置において、チャネルストッパ領域は、配線下以外のコンタクト領域の周囲の一部又は周囲のすべてを取り囲んで配設されている。
[0012]
 第2実施態様に係る半導体装置によれば、チャネルストッパ領域は、配線下以外のコンタクト領域の周囲の一部を取り囲んで配設される。また、チャネルストッパ領域は、配線下以外のコンタクト領域の周囲のすべてを取り囲んで配設される。
 このため、配線下にのみにチャネルストッパ領域が配設される場合に比し、配線の幅方向へ電界効果が広がっても、この電界効果が広がった領域におけるアノード領域の主面部において、蓄積層の生成を効果的に抑制又は防止することができる。従って、配線下以外においても、素子分離領域からコンタクト領域へ空乏層を広げることができるので、pn接合ダイオードの接合耐圧をより一層向上させることができる。
[0013]
 本発明の第3実施態様に係る半導体装置では、第1実施態様に係る半導体装置において、チャネルストッパ領域は、アノード領域及びカソード領域の周囲を取り囲んで配設されている。
[0014]
 第3実施態様に係る半導体装置によれば、チャネルストッパ領域は、アノード領域及びカソード領域の周囲を取り囲んで配設される。
 このため、第2実施態様に係る半導体装置により得られる作用に加えて、コンタクト領域に一端部が接続される配線の他端部をどのようにレイアウトしても、アノード領域の主面部であって配線下にはチャネルストッパ領域が必ず配設される。すなわち、配線レイアウトの自由度を向上させることができると共に、pn接合ダイオードの接合耐圧を向上させることができる。
[0015]
 本発明の第4実施態様に係る半導体装置では、第1実施態様~第3実施態様のいずれかに係る半導体装置において、チャネルストッパ領域は、コンタクト領域の不純物密度よりも低く、かつ、アノード領域の不純物密度よりも高く設定されている。
[0016]
 第4実施態様に係る半導体装置によれば、チャネルストッパ領域の不純物密度がコンタクト領域の不純物密度よりも低く設定されることにより、チャネルストッパ領域のアノード領域との接合深さが、コンタクト領域の深さよりも深く設定し易い。
 一方、チャネルストッパ領域の不純物密度がアノード領域の不純物密度よりも高く設定されることにより、チャネルストッパ領域の接合深さが、アノード領域の深さよりも浅く設定し易い。
 このため、素子分離領域のアノード領域側の側面に沿って、コンタクト領域の深さよりも深い領域にチャネルストッパ領域が形成され、この深い領域での空乏層を広げることができるので、pn接合ダイオードの接合耐圧をより一層向上させることができる。
[0017]
 本発明の第5実施態様に係る半導体装置では、第1実施態様~第4実施態様のいずれかに係る半導体装置において、チャネルストッパ領域のアノード領域との接合深さは、コンタクト領域の主面からの深さよりも深く設定されている。
[0018]
 第5実施態様に係る半導体装置によれば、チャネルストッパ領域のアノード領域との接合深さが、コンタクト領域の主面からの深さよりも深く設定される。このため、素子分離領域のアノード領域側の側面に沿って、コンタクト領域の深さよりも深い領域にチャネルストッパ領域が形成され、この深い領域での空乏層を広げることができるので、pn接合ダイオードの接合耐圧をより一層向上させることができる。
[0019]
 本発明の第6実施態様に係る半導体装置では、第1実施態様~第5実施態様に係る半導体装置において、チャネルストッパ領域の不純物密度は、カソード領域の不純物密度と同一に設定され、チャネルストッパ領域のアノード領域との接合深さは、カソード領域のアノード領域との接合深さと同一に設定されている。
[0020]
 第6実施態様に係る半導体装置によれば、チャネルストッパ領域の不純物密度がカソード領域の不純物密度と同一に設定される。さらに、チャネルストッパ領域のアノード領域との接合深さがカソード領域のアノード領域との接合深さと同一に設定される。このため、チャネルストッパ領域がカソード領域と同一構造により簡易に構成されるので、簡単にpn接合ダイオードの接合耐圧を向上させることができる。
[0021]
 本発明の第7実施態様に係る半導体装置の製造方法は、支持基板上に絶縁層を介在して活性層が形成された基板の活性層において、保護素子を構成するpn接合ダイオードの形成領域を取り囲んで素子分離領域を形成し、素子分離領域により周囲が取り囲まれた活性層にアノード領域を形成する工程と、アノード領域の主面部に、pn接合ダイオードのアノード領域とは逆導電型のカソード領域を形成し、前記pn接合ダイオードをする工程と、アノード領域のカソード領域とは異なる主面部に、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定されたコンタクト領域を形成する工程と、一端部がコンタクト領域に接続され、他端部がpn接合ダイオード上をパッシベーション膜を介して延設する配線を形成する工程と、アノード領域のコンタクト領域と素子分離領域との間の主面部において配線下に、カソード領域を形成する工程と同一工程によってカソード領域と同一導電型のチャネルストッパ領域を形成する工程と、を備えている。
[0022]
 第7実施態様に係る半導体装置の製造方法では、最初に、基板に素子分離領域が形成され、保護素子を構成するpn接合ダイオードのアノード領域が形成される。基板は、支持基板と、この支持基板上の絶縁層と、絶縁層上の活性層とを有する。素子分離領域は、pn接合ダイオードの形成領域を取り囲んで活性層に形成される。アノード領域は、素子分離領域により周囲が取り囲まれた活性層に形成される。
 次に、カソード領域がアノード領域の主面部に形成され、アノード領域及びカソード領域を有するpn接合ダイオードが形成される。カソード領域はアノード領域とは逆導電型に設定される。
 アノード領域のカソード領域とは異なる主面部にコンタクト領域が形成される。コンタクト領域はアノード領域と同一導電型に設定され、かつ、コンタクト領域の不純物密度はアノード領域の不純物密度よりも高く設定される。
 次に、pn接合ダイオード上にパッシベーション膜を介して配線が形成される。配線の一端部はコンタクト領域に接続され、配線の他端部はパッシベーション膜上を延設する。
[0023]
 ここで、アノード領域の主面部であって、コンタクト領域と素子分離領域との間の配線下に、チャネルストッパ領域が形成される。チャネルストッパ領域は、カソード領域を形成する工程と同一工程によって、カソード領域と同一導電型に形成される。
 このため、チャネルストッパ領域がカソード領域を形成する工程を利用して形成されるので、チャネルストッパ領域を形成する工程に相当する分、製造工程数を削減することができる。しかも、pn接合ダイオードの接合耐圧を向上させることができる。

発明の効果

[0024]
 本発明によれば、保護素子の耐圧を簡易に向上させることができる半導体装置及びその製造方法を提供することができる。

図面の簡単な説明

[0025]
[図1] 本発明の第1実施の形態に係る半導体装置の要部を拡大して概略的に示す縦断面構造図(図2に示されるA-A線において切断した断面図)である。
[図2] 図1に示される半導体装置の要部を拡大して概略的に示す平面図である。
[図3] 第1実施の形態に係る半導体装置の製造方法を説明する第1工程断面図である。
[図4] 半導体装置の製造方法を説明する第2工程断面図である。
[図5] 半導体装置の製造方法を説明する第3工程断面図である。
[図6] 比較例に係る半導体装置の図1に対応する縦断面構造図である。
[図7] 本発明の第2実施の形態に係る半導体装置の要部を拡大して概略的に示す図2に対応する平面図である。
[図8] 本発明の第3実施の形態に係る半導体装置の要部を拡大して概略的に示す図2に対応する平面図である。
[図9] 本発明の第4実施の形態に係る半導体装置の要部を拡大して概略的に示す図2に対応する平面図である。

発明を実施するための形態

[0026]
 [第1実施の形態]
 以下、図1及び図2を用いて、本発明の第1実施の形態に係る半導体装置及びその製造方法について説明する。
[0027]
 (半導体装置1の基板断面構造)
 図1及び図2に示されるように、本実施の形態に係る半導体装置1は基板(半導体ペレット又は半導体チップ)2を主体に構成されている。基板2の主面部には保護素子としてのpn接合ダイオードD(以下、単に「ダイオードD」という。)が配設され、ダイオードDは順方向接続において外部端子BPに電気的に接続されている。
[0028]
 基板2にはSOI基板が使用されている。すなわち、基板2は、導電性を有する支持基板20と、支持基板20上に形成された絶縁層21と、絶縁層21上に形成された活性層22とを順次積層した構造とされている。
[0029]
 支持基板20は、ここでは、シリコン単結晶基板により形成され、低不純物密度のp型に設定されている。なお、支持基板20は、中不純物密度又は高不純物密度のp型に設定されてもよく、又はn型に設定されてもよい。
 絶縁層21は、埋込み酸化膜(BOX:Buried Oxide)として形成され、具体的にはシリコン酸化膜により形成されている。絶縁層21は、例えば、イオン注入法を用いて、支持基板20の内部に酸素を注入し、支持基板20内部のシリコンを部分的に酸化させることにより形成されている。
 活性層22は、ここでは支持基板20と同様にシリコン単結晶層により形成され、低不純物密度のp型に設定されている。活性層22は、支持基板20の表面層の一部を用いて形成され、絶縁層21が形成されることによってこの絶縁層21を境として支持基板20と区画(電気的に分離)されている。活性層22には、ダイオードDが配設されると共に、ダイオードD以外であって回路を構築する半導体素子が配設されている。
 半導体素子としては、例えば絶縁ゲート型電界効果トランジスタ(IGFET:Insulated Gate Field Effect Transistor)、バイポーラトランジスタ、抵抗素子、容量素子等が含まれる。また、IGFETは、MOSFET、MISFET(Metal Insulator Semiconductor Field Effect Transistor)のいずれも含む意味において使用され、更にnチャネル導電型、pチャネル導電型のいずれも含む意味において使用されている。
[0030]
 (素子分離領域3の構造)
 図1及び図2に示されるように、ダイオードDの周囲を取り囲む領域であって、活性層22には素子分離領域3が配設されている。素子分離領域3は、ダイオードDと、その周囲に配設されたダイオードD以外の半導体素子との間等、素子間を電気的に分離する構成とされている。本実施の形態において、素子分離領域3は、トレンチ30と、絶縁体31と、導電体32とを含んで構成され、所謂、トレンチアイソレーション構造として構成されている。
[0031]
 トレンチ30は、ダイオードDの周囲を取り囲み、活性層22の表面から絶縁層21の少なくとも表面に至る構成とされている。トレンチ30では、溝深さ寸法に対して、溝開口幅寸法が小さく(アスペクト比が大きく)設定されている。すなわち、トレンチ30を有する素子分離領域3が採用されると、活性層22の表面上での素子分離領域3の占有面積が小さくなるので、半導体装置1の集積度を向上させることができる。トレンチ30は、半導体装置1の製造プロセスにおいて、例えばリアクティブイオンエッチング(RIE)等の異方性エッチングを用いて形成されている。
[0032]
 絶縁体31は、トレンチ30の側壁に配設され、例えばシリコン酸化膜により形成されている。このシリコン酸化膜は、例えば化学的気相析出(CVD)法を用いて形成されている。
[0033]
 導電体32は、トレンチ30内部に絶縁体31を介して埋設されている。導電体32として、例えばシリコン多結晶膜が使用されている。接地電位に印加されるなどの必要に応じて、シリコン多結晶膜に不純物が導入されて、シリコン多結晶膜が低抵抗値に調整されている。半導体装置1の製造プロセスにおいて、シリコン多結晶膜は、例えばCVD法を用いて、トレンチ30内部を埋設しつつ、活性層22上が平坦になるまで堆積される。そして、トレンチ30内部が完全に埋設されつつ、活性層22上のシリコン多結晶膜が除去される。このシリコン多結晶の除去には、エッチング法又はケミカルメカニカルポリシング(CMP)法を使用することができる。
[0034]
 (ダイオードDの構造)
 図1及び図2に示されるように、ダイオードDは、アノード領域としてのp型活性層22と、カソード領域としてのn型半導体領域4とのpn接合部に構成されている。
 アノード領域としての活性層22は、底面を絶縁層21により囲まれ(図1参照)、側面の周囲全体を素子分離領域3により囲まれている(図1及び図2参照)。特に平面形状が限定されるものではないが、ここでは、図2に示されるように、活性層22の平面形状は、左右に細長い矩形状に形成されている。詳しく説明すると、活性層22は、カソード領域としてのn型半導体領域4及び後述するコンタクト領域(p型半導体領域5)が左右方向に配置されるので、左右方向を長手方向とする長方形状に形成されている。
 ここで、図1に示されるように、アノード領域は活性層22を使用しているので、アノード領域の活性層22からの表面の深さd1は活性層22の厚さに相当する。
[0035]
 n型半導体領域4は、活性層22の表面から内部へn型不純物をイオン注入法又は固相拡散法を用いて導入し、n型不純物を活性化することにより形成されている。n型半導体領域4の不純物密度は活性層22の不純物密度よりも高く設定されている。さらに、n型半導体領域4の活性層22とのpn接合深さd3は、活性層22の深さd1よりも浅く設定されている。
[0036]
 アノード領域としての活性層22の主面部には、活性層22と同一導電型のコンタクト領域として使用されるp型半導体領域5が配設されている。p型半導体領域5はn型半導体領域4の不純物密度よりも高い不純物密度に設定されている。また、p型半導体領域5の活性層22の表面からの深さd2は、n型半導体領域4のpn接合深さd3よりも浅く設定されている。言い換えると、n型半導体領域4のpn接合深さd3はp型半導体領域5の深さd2よりも深い設定とされている。
 p型半導体領域5が配設されることにより、アノード領域としての活性層22とそれに電気的に接続される配線(図1に示される配線12)との接触抵抗(接続抵抗)を小さくすることができる。
[0037]
 図1に示されるように、ダイオードD上及び素子分離領域3上を含む基板2上の全面にパッシベーション膜10が配設されている。パッシベーション膜10は、例えばシリコン酸化膜若しくはシリコン窒化膜の単層、又はそれらを積層した複合膜により形成されている。
 図1及び図2に示されるように、パッシベーション膜10上には配線12が配設されている。配線12は、ここでは単層配線構造を示しているが、2層以上の配線構造であってもよい。配線12には、例えば、銅(Cu)、シリコン(Si)が添加されたアルミニウム合金膜が使用されている。
 図1及び図2中、左側に示される配線12の一端部は、パッシベーション膜10に膜厚方向に貫通して形成された接続孔11を通してカソード領域としてのn型半導体領域4に電気的に接続されている。この配線12の他端部は、活性層22上をパッシベーション膜10を介して延設し、素子分離領域3を跨いで、図示省略の内部回路に接続されている。
 また、右側に示される配線12の一端部は、接続孔11を通してp型半導体領域5に電気的に接続され、p型半導体領域5はアノード領域としてのp型活性層22に電気的に接続されている。この配線12の他端部は、活性層22上をパッシベーション膜10を介して延設し、素子分離領域3を跨いで、図示省略の外部端子BPに接続されている。
[0038]
 (チャネルストッパ領域4Cの構造)
 このように構成される半導体装置1では、図1及び図2に示されるように、アノード領域としてのp型活性層22の主面部にチャネルストッパ領域4Cが配設されている。
 詳しく説明すると、チャネルストッパ領域4Cは、コンタクト領域としてのp型半導体領域5と素子分離領域3との間であって、p型半導体領域5に接続された配線(図1及び図2中、右側の配線)12下に配設されている。ここで、チャネルストッパ領域4Cは、p型半導体領域5に対して、活性層22を介在させて離間され、素子分離領域3に対しては接して配設されている。また、チャネルストッパ領域4Cは、配線12の幅方向において、配線12下以外のp型半導体領域5の周囲の一部を取り囲んで配設されている。本実施の形態では、チャネルストッパ領域4Cは、配線12に負のサージ電圧が印加された場合、配線12からその幅方向の活性層22の主面部に電界効果が及ぶ範囲内において、少なくとも配設されている。
 なお、チャネルストッパ領域4Cは、素子分離領域3と離間して配設されてもよい。
[0039]
 チャネルストッパ領域4Cは、活性層22とは反対導電型であるn型半導体領域により形成されている。このn型半導体領域は、コンタクト領域としてのp型半導体領域5の不純物密度よりも低い不純物密度に設定され、p型半導体領域5の深さd2よりも深いpn接合深さd3に設定されている。また、n型半導体領域は、アノード領域としての活性層22の不純物密度よりも高い不純物密度に設定され、活性層22の深さd1よりも浅いpn接合深さd3に設定されている。
 本実施の形態では、チャネルストッパ領域4Cは、カソード領域としてのn型半導体領域4の不純物密度と同一の不純物密度に設定され、かつ、n型半導体領域4のpn接合深さd3と同一のpn接合深さd3に設定されている。
[0040]
 (半導体装置1の製造方法)
 本実施の形態に係る半導体装置1の製造方法、特にチャネルストッパ領域4Cの製造方法は以下の通りである。
 まず、基板2が準備される(図3参照)。基板2にはSOI基板が使用され、基板2は支持基板20上に絶縁層21を介して活性層22を有する。活性層22は、p型に設定され、低不純物密度に設定される。
[0041]
 図3に示されるように、ダイオードDの形成領域DRの周囲を取り囲んで活性層22に素子分離領域3が形成される。素子分離領域3は、まずフォトリソグラフィ技術及びエッチング技術を用いてトレンチ30を形成する。次に、トレンチ30の少なくとも側壁に沿って絶縁体31が形成される。そして、トレンチ30内部に導電体32が埋設され、これにより素子分離領域3が形成される。
 素子分離領域3が形成されると、形成領域DRにおいて、素子分離領域3により活性層22の周囲が取り囲まれ、この周囲が取り囲まれた活性層22がアノード領域として形成される。すなわち、本実施の形態に係る半導体装置1の製造方法では、アノード領域としての活性層22を形成する工程の後に、素子分離領域3を形成する工程が組み込まれる。
 また、形成領域DRだけにアノード領域が形成されるとすれば、この製造方法では、素子分離領域3を形成する工程と同一工程において、アノード領域が形成される。
 なお、活性層22、素子分離領域3のそれぞれを形成した後、適正な不純物密度に設定されたp型不純物を活性層22に注入することによって、素子分離領域3を形成する工程の後にアノード領域を形成することができる。
[0042]
 図4に示されるように、形成領域DRにおいて、活性層22の主面部にn型不純物を導入し、カソード領域としてのn型半導体領域4が形成される。n型半導体領域4は、図示省略のフォトリソグラフィ技術により形成されたマスクを用いて、イオン注入法又は固相拡散法によりn型不純物を導入し、n型不純物を活性化することにより形成される。n型半導体領域4が形成されると、ダイオードDが実質的に完成する。
[0043]
 本実施の形態に係る半導体装置1の製造方法では、図4に示されるように、n型半導体領域4を形成する工程と同一工程において、チャネルストッパ領域4Cが形成される。チャネルストッパ領域4Cは、コンタクト領域(p型半導体領域5)の形成領域と素子分離領域3との間であって、配線12下となる活性層22の主面部に形成される。チャネルストッパ領域4Cは、n型半導体領域4と同一マスクを用い、かつ、同一のn型不純物の導入条件を用いたn型半導体領域として形成される。つまり、チャネルストッパ領域4Cは、n型半導体領域4と同一不純物密度に形成され、かつ、n型半導体領域4のpn接合深さd3と同一のpn接合深さd3に形成される。
[0044]
 図5に示されるように、形成領域DRにおいて、活性層22の主面部にコンタクト領域としてのp型半導体領域5が形成される。p型半導体領域5は、n型半導体領域4を形成する工程と同様に、図示省略のマスクを用いてp型不純物を導入し、p型不純物を活性化することにより形成される。p型半導体領域5はn型半導体領域4とチャネルストッパ領域4Cとの間に形成される。
[0045]
 次に、ダイオードD上であって活性層22上及び素子分離領域3上にパッシベーション膜10が形成され、引き続き、n型半導体領域4上及びp型半導体領域5上においてパッシベーション膜10に接続孔11が形成される(図1参照)。
 次に、一端部が接続孔11を通してn型半導体領域4に接続される配線12、一端部が接続孔11を通してp型半導体領域5に接続される配線12のそれぞれがパッシベーション膜10上に形成される。
 図示並びに説明は省略するが、この後、上層配線や最終パッシベーション膜等が形成される。
 これら一連の製造工程が終了すると、本実施の形態に係る、ダイオードDを含んで構成される保護素子を有する半導体装置1が完成する。
[0046]
 (本実施の形態の作用及び効果)
 本実施の形態に係る半導体装置1は、図1及び図2に示されるように、基板2に保護素子及び素子分離領域3を備える。
 基板2は、支持基板20と、この支持基板20上の絶縁層21と、絶縁層21上の活性層22とを有する。保護素子は、活性層22に配設され、アノード領域とカソード領域とのpn接合部に形成されるダイオードDを含んで構成される。素子分離領域3は、ダイオードDの周囲を取り囲んで活性層22に配設される。この素子分離領域3は、ダイオードDをその周囲に配設される素子から電気的に分離する。
[0047]
 さらに、アノード領域としての活性層22の主面部にはコンタクト領域としてのp型半導体領域5が配設され、p型半導体領域5には配線12の一端部が接続される。p型半導体領域5は、アノード領域と同一導電型に設定され、かつ、アノード領域よりも不純物密度が高く設定される。配線12はダイオードD上にパッシベーション膜10を介して配設され、配線12の他端部はパッシベーション膜10上を延設する。
[0048]
 ここで、半導体装置1は更にチャネルストッパ領域4Cを備える。チャネルストッパ領域4Cは、活性層22の主面部であって、p型半導体領域5と素子分離領域3との間の配線12下に少なくとも配設される。チャネルストッパ領域4Cは、p型半導体領域5とは反対導電型に設定される。
 仮に、アノード領域(p型活性層22)に配線12を通して負のサージ電圧が印加されたとする。アノード領域の主面部であってコンタクト領域(p型半導体領域5)と素子分離領域3との間の配線12下において、配線12からの電界効果により、本来なら、蓄積層が生成される。ところが、本実施の形態では、配線12下にはチャネルストッパ領域4Cが配設されているので、このチャネルストッパ領域4Cにより蓄積層の生成を効果的に抑制又は防止することができる。
[0049]
 詳しく説明すると、図1に示されるように、まず、サージ電圧が印加されると、カソード領域(n型半導体領域4)とアノード領域(p型活性層22)とのpn接合部からカソード領域側へ空乏層Inが広がる。
 一方、pn接合部からアノード領域側へ空乏層Ipが広がる。ここで、基板2の支持基板20、素子分離領域3の導電体32のそれぞれには、例えば接地電位(0V)が印加される。すると、基板2の支持基板20、絶縁層21及び活性層22はフィールドプレート構造を構築し、更に素子分離領域3の導電体32、絶縁体31及び活性層22は同様にフィールドプレート構造を構築する。このため、空乏層Ipの広がりを向上させることができる。
 そして、チャネルストッパ領域4Cが配設され、配線12下においてアノード領域の主面部の蓄積層の生成が効果的に抑制又は防止されているので、素子分離領域3からコンタクト領域2への空乏層Ipの広がりを向上させることができる。従って、サージ電圧に対して、ダイオードDの接合耐圧を向上させることができる。
 さらに、アノード領域の主面部であって配線12下にチャネルストッパ領域4Cを単に配設する簡易な構成により、ダイオードDの接合耐圧を向上させることができる。
[0050]
 図6には、本実施の形態におけるチャネルストッパ領域4Cが配設されていない、比較例に係る半導体装置60が示されている。この比較例に係る半導体装置60では、負のサージ電圧が配線12を通してアノード領域に印加されると、カソード領域とアノード領域とのpn接合部からカソード領域側へ空乏層Inが広がる。一方、pn接合部からアノード領域側へも空乏層Ipが広がる。
 ところが、アノード領域の主面部、特にコンタクト領域(p型半導体領域5)と素子分離領域3との間には、配線12からの電界効果により蓄積層が生成されるので、空乏層Ipが広がらない領域が発生する。図6に示される半導体装置60では、アノード領域において、素子分離領域3からコンタクト領域へ空乏層Ipが広がっていない。このため、カソード領域から活性層22へ流れ込んだサージ電流iは、活性層22と絶縁層21との界面に沿って、更に活性層22と絶縁体31との界面であって活性層22のトレンチ30に沿って、これらを電流パス経路として流れる。結果的に、サージ電流iはコンタクト領域へ流れ込むので、ダイオードDの接合耐圧を向上させることができない。
 本実施の形態に係る半導体装置1では、図6に示される比較例に係る半導体装置60における電流パス経路がチャネルストッパ領域4Cを備えることにより実質的に無くなるので、ダイオードDの接合耐圧を向上させることができる。
[0051]
 また、本実施の形態に係る半導体装置1では、図2に示されるように、チャネルストッパ領域4Cは、配線12下以外のコンタクト領域(p型半導体領域5)の周囲の一部を取り囲んで配設される。
 このため、配線12下にのみにチャネルストッパ領域4Cが配設される場合に比し、配線12の幅方向へ電界効果が広がっても、この電界効果が広がった領域におけるアノード領域の主面部において、蓄積層の生成を効果的に抑制又は防止することができる。従って、配線12下以外においても、素子分離領域3からコンタクト領域へ空乏層Ipを広げることができるので、ダイオードDの接合耐圧をより一層向上させることができる。
[0052]
 さらに、本実施の形態に係る半導体装置1では、図1に示されるように、チャネルストッパ領域4Cの不純物密度がコンタクト領域(p型半導体領域5)の不純物密度よりも低く設定されることにより、チャネルストッパ領域4Cのアノード領域(活性層22)との接合深さd3が、コンタクト領域の深さd2よりも深く設定し易い。
 一方、チャネルストッパ領域4Cの不純物密度がアノード領域の不純物密度よりも高く設定されることにより、チャネルストッパ領域4Cの接合深さd3が、アノード領域の深さd1よりも浅く設定し易い。
 このため、素子分離領域3のアノード領域側の側面に沿って、コンタクト領域の深さd2よりも深い領域にチャネルストッパ領域4Cが形成され、この深い領域での空乏層Ipを広げることができるので、ダイオードDの接合耐圧をより一層向上させることができる。
[0053]
 また、本実施の形態に係る半導体装置1では、図1に示されるように、チャネルストッパ領域4Cのアノード領域(活性層22)との接合深さd3が、コンタクト領域(p型半導体領域5)の主面からの深さd2よりも深く設定される。
 このため、素子分離領域3のアノード領域側の側面に沿って、コンタクト領域の深さd2よりも深い領域にチャネルストッパ領域4Cが形成され、この深い領域での空乏層Ipを広げることができるので、ダイオードDの接合耐圧をより一層向上させることができる。
[0054]
 さらに、本実施の形態に係る半導体装置1では、図1及び図4に示されるように、チャネルストッパ領域4Cの不純物密度がカソード領域(n型半導体領域4)の不純物密度と同一に設定される。加えて、チャネルストッパ領域4Cのアノード領域(活性層22)との接合深さd3がカソード領域のアノード領域との接合深さd3と同一に設定される。
 このため、チャネルストッパ領域4Cがカソード領域と同一構造により簡易に構成されるので、簡単にダイオードDの接合耐圧を向上させることができる。
[0055]
 また、本実施の形態に係る半導体装置1の製造方法では、最初に、図3に示されるように、基板2に素子分離領域3が形成され、保護素子を構成するダイオードDのアノード領域が形成される。基板2は、支持基板20と、この支持基板20上の絶縁層21と、絶縁層21上の活性層22とを有する。素子分離領域3は、ダイオードDの形成領域DRを取り囲んで活性層22に形成される。アノード領域は、素子分離領域3により周囲が取り囲まれたp型活性層22に形成される。
 次に、図4に示されるように、カソード領域がアノード領域の主面部に形成され、アノード領域及びカソード領域を有するダイオードDが形成される。カソード領域は、アノード領域とは逆導電型に設定され、n型半導体領域4により形成される。
 図5に示されるように、アノード領域のカソード領域とは異なる主面部にコンタクト領域が形成される。コンタクト領域はアノード領域と同一導電型に設定されたp型半導体領域5により形成され、かつ、コンタクト領域の不純物密度はアノード領域の不純物密度よりも高く設定される。
 次に、図1に示されるように、ダイオードD上にパッシベーション膜10を介して配線12が形成される。図1及び図2に示されるように、配線12の一端部はコンタクト領域に接続され、配線12の他端部はパッシベーション膜10上を延設する。
[0056]
 ここで、アノード領域(活性層22)の主面部であって、コンタクト領域(p型半導体領域5)と素子分離領域3との間の配線12下に、チャネルストッパ領域4Cが形成される。チャネルストッパ領域4Cは、カソード領域(n型半導体領域4)を形成する工程と同一工程によって、カソード領域と同一導電型に形成される。
 このため、チャネルストッパ領域4Cがカソード領域を形成する工程を利用して形成されるので、チャネルストッパ領域4Cを形成する工程に相当する分、製造工程数を削減することができる。しかも、ダイオードDの接合耐圧を向上させることができる。
[0057]
 [第2実施の形態]
 以下、図7を用いて、本発明の第2実施の形態に係る半導体装置1及びその製造方法について説明する。なお、本実施の形態並びに後述する実施の形態において、第1実施の形態に係る半導体装置1と同一の構成要素又は実質的に同一の構成要素には同一符号を付し、重複する説明は省略する。
[0058]
 図7に示されるように、本実施の形態に係る半導体装置1では、アノード領域としての活性層22の主面部において、配線12下以外のコンタクト領域の周囲の一部を取り囲んでチャネルストッパ領域4Cが配設されている。
 詳しく説明すると、チャネルストッパ領域4Cは、平面視において、矩形状に形成されたコンタクト領域(p型半導体領域5)のカソード領域側の辺部分を除いて、コンタクト領域の周囲の一部を取り囲んで配設されている。つまり、チャネルストッパ領域4Cは、図7中、コンタクト領域のカソード領域とは反対側の右辺、上辺及び下辺に沿って延設され、コンタクト領域の周囲の約4分の3を取り囲んで配設されている。
[0059]
 チャネルストッパ領域4Cを含む、半導体装置1の製造方法は前述の第1実施の形態に係る半導体装置1の製造方法と同様であるので、ここでの説明は省略する。
[0060]
 このように構成される半導体装置1及びその製造方法によれば、前述の第1実施の形態に係る半導体装置1及びその製造方法により得られる作用効果と同様の作用効果を得ることができる。
[0061]
 さらに、本実施の形態に係る半導体装置1では、図7に示されるように、カソード領域と対向する部位を除き、アノード領域の主面部において、配線12下以外のコンタクト領域の周囲の一部を取り囲んでチャネルストッパ領域4Cが配設される。
 このため、コンタクト領域(p型半導体領域5)に一端部が接続される配線12の他端部を、図7中、上下方向へどのように延設させるレイアウトにしても、アノード領域の主面部であって配線12下にはチャネルストッパ領域4Cが必ず配設される。すなわち、配線レイアウトの自由度を向上させることができると共に、ダイオードDの接合耐圧を向上させることができる。
[0062]
 [第3実施の形態]
 次に、図8を用いて、本発明の第3実施の形態に係る半導体装置1及びその製造方法について説明する。本実施の形態は、第2実施の形態に係る半導体装置1及びその製造方法の変形例である。
[0063]
 図8に示されるように、本実施の形態に係る半導体装置1では、アノード領域としての活性層22の主面部において、配線12下以外のコンタクト領域の周囲のすべてを取り囲んでチャネルストッパ領域4Cが配設されている。
 詳しく説明すると、チャネルストッパ領域4Cは、平面視において、矩形状に形成されたコンタクト領域(p型半導体領域5)のすべての辺部分に沿って終端が無い矩形リング形状に形成されている。
[0064]
 チャネルストッパ領域4Cを含む、半導体装置1の製造方法は前述の第1実施の形態に係る半導体装置1の製造方法と同様であるので、ここでの説明は省略する。
[0065]
 このように構成される半導体装置1及びその製造方法によれば、前述の第2実施の形態に係る半導体装置1及びその製造方法により得られる作用効果と同様の作用効果を得ることができる。
[0066]
 さらに、本実施の形態に係る半導体装置1では、図8に示されるように、アノード領域の主面部であって、カソード領域(n型半導体領域4)とコンタクト領域(p型半導体領域5)との間にチャネルストッパ領域4Cが配設される。チャネルストッパ領域4Cは、活性層22の主面から深さ方向へ向かって延設され、カソード領域とアノード領域とのpn接合部からコンタクト領域側へ横方向への空乏層Ip(図1参照)の広がりを阻止する壁として作用する。
 このため、空乏層Ipはチャネルストッパ領域4Cに沿って活性層22の深さ方向へ迂回し、空乏層Ipの広がりを促進させることができるので、ダイオードDの接合耐圧をより一層向上させることができる。
[0067]
 [第4実施の形態]
 次に、図9を用いて、本発明の第4実施の形態に係る半導体装置1及びその製造方法について説明する。本実施の形態は、第2実施の形態に係る半導体装置1及びその製造方法の変形例である。
[0068]
 図9に示されるように、本実施の形態に係る半導体装置1では、アノード領域としての活性層22の主面部において、配線12下以外のコンタクト領域及びカソード領域の周囲を取り囲んでチャネルストッパ領域4Cが配設されている。
 詳しく説明すると、チャネルストッパ領域4Cは、図9中、平面視において、矩形状に形成されたコンタクト領域(p型半導体領域5)の右辺、上辺及び下辺に沿って延設されている。さらに、チャネルストッパ領域4Cは、矩形状に形成されたカソード領域(n型半導体領域4)の左辺、上辺及び下辺に沿って延設されている。チャネルストッパ領域Cは、カソード領域とコンタクト領域との間を除き、終端が無い矩形リング形状に形成されている。
[0069]
 チャネルストッパ領域4Cを含む、半導体装置1の製造方法は前述の第1実施の形態に係る半導体装置1の製造方法と同様であるので、ここでの説明は省略する。
[0070]
 このように構成される半導体装置1及びその製造方法によれば、前述の第2実施の形態に係る半導体装置1及びその製造方法により得られる作用効果と同様の作用効果を得ることができる。
[0071]
 さらに、本実施の形態に係る半導体装置1では、コンタクト領域(p型半導体領域5)に一端部が接続される配線12の他端部を、図9中、上下方向並びに左右方向へどのように延設させるレイアウトにしても、アノード領域の主面部であって配線12下にはチャネルストッパ領域4Cが必ず配設される。すなわち、配線レイアウトの自由度を向上させることができると共に、ダイオードDの接合耐圧を向上させることができる。
[0072]
 なお、本発明では、本実施の形態に係る半導体装置1と前述の第3実施の形態に係る半導体装置1とを組み合わせることができる。すなわち、図9に示されるチャネルストッパ領域4Cに加えて、図8に示されるカソード領域とコンタクト領域との間のチャネルストッパ領域4Cが配設されてもよい。
[0073]
 [上記実施の形態の補足説明]
 本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、例えば下記の通り変形可能である。
 本発明は、半導体装置の基板において、支持基板はシリコン単結晶基板に限定されるものではなく、例えば金属基板や化合物半導体基板を使用してもよい。
 また、本発明は、保護素子として、pn接合ダイオードを含む、IGFET、バイポーラトランジスタ、拡散抵抗のいずれかであってもよい。具体的には、IGFETの一方の主電極と活性層とのpn接合部にダイオードが形成されている。バイポーラトランジスタでは、エミッタ領域又はコレクタ領域とベース領域(活性層)とのpn接合部にダイオードが形成されている。拡散抵抗では、拡散抵抗と活性層とのpn接合部にダイオードが形成されている。
 さらに、本発明は、2以上の素子、例えばダイオードとIGFETとを組み合わせて、又は拡散抵抗とIGFETとを組み合わせて保護素子を構築してもよい。
 また、本実施の形態では、素子分離領域はトレンチアイソレーション構造とされているが、本発明は、基板の選択酸化技術を用いて形成されたフィールド絶縁膜を素子分離領域として使用してもよい。
[0074]
 2018年7月18日に出願された日本国特許出願2018-135262号の開示は、その全体が参照により本明細書に取り込まれる。

請求の範囲

[請求項1]
 支持基板上に絶縁層を介在して活性層が形成された基板の前記活性層に配設され、アノード領域とカソード領域とのpn接合ダイオードを含んで構成される保護素子と、
 前記pn接合ダイオードの周囲を取り囲み前記活性層に配設され、前記pn接合ダイオードをその周囲に配設される素子から電気的に分離する素子分離領域と、
 前記アノード領域の主面部に配設され、前記アノード領域と同一導電型に設定され、かつ、前記アノード領域よりも不純物密度が高く設定されたコンタクト領域と、
 前記pn接合ダイオード上にパッシベーション膜を介して配設され、一端部が前記コンタクト領域に接続され、他端部が前記パッシベーション膜上を延設する配線と、
 前記コンタクト領域と前記素子分離領域との間の前記配線下において前記アノード領域の主面部に配設され、前記コンタクト領域とは反対導電型に設定されたチャネルストッパ領域と、
 を備えた半導体装置。
[請求項2]
 前記チャネルストッパ領域は、前記配線下以外の前記コンタクト領域の周囲の一部又は周囲のすべてを取り囲んで配設されている請求項1に記載の半導体装置。
[請求項3]
 前記チャネルストッパ領域は、前記アノード領域及び前記カソード領域の周囲を取り囲んで配設されている請求項1に記載の半導体装置。
[請求項4]
 前記チャネルストッパ領域は、前記コンタクト領域の不純物密度よりも低く、かつ、前記アノード領域の不純物密度よりも高く設定されている請求項1~請求項3のいずれか1項に記載の半導体装置。
[請求項5]
 前記チャネルストッパ領域の前記アノード領域との接合深さは、前記コンタクト領域の主面からの深さよりも深く設定されている請求項1~請求項4のいずれか1項に記載の半導体装置。
[請求項6]
 前記チャネルストッパ領域の不純物密度は、前記カソード領域の不純物密度と同一に設定され、前記チャネルストッパ領域の前記アノード領域との接合深さは、前記カソード領域の前記アノード領域との接合深さと同一に設定されている請求項1~請求項5のいずれか1項に記載の半導体装置。
[請求項7]
 支持基板上に絶縁層を介在して活性層が形成された基板の前記活性層において、保護素子を構成するpn接合ダイオードの形成領域を取り囲んで素子分離領域を形成し、当該素子分離領域により周囲が取り囲まれた前記活性層にアノード領域を形成する工程と、
 前記アノード領域の主面部に、前記pn接合ダイオードの前記アノード領域とは逆導電型のカソード領域を形成し、前記pn接合ダイオードを形成する工程と、
 前記アノード領域の前記カソード領域とは異なる主面部に、前記アノード領域と同一導電型に設定され、かつ、前記アノード領域よりも不純物密度が高く設定されたコンタクト領域を形成する工程と、
 一端部が前記コンタクト領域に接続され、他端部が前記pn接合ダイオード上をパッシベーション膜を介して延設する配線を形成する工程と、
 前記アノード領域の前記コンタクト領域と前記素子分離領域との間の主面部において前記配線下に、前記カソード領域を形成する工程と同一工程によって前記カソード領域と同一導電型のチャネルストッパ領域を形成する工程と、
 を備えた半導体装置の製造方法。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]