Traitement en cours

Veuillez attendre...

Paramétrages

Paramétrages

Aller à Demande

1. WO2019209456 - MATRICE MÉMOIRE À POINTS DE CROISEMENT ET TECHNIQUES DE FABRICATION ASSOCIÉES

Numéro de publication WO/2019/209456
Date de publication 31.10.2019
N° de la demande internationale PCT/US2019/024533
Date du dépôt international 28.03.2019
CIB
H01L 45/00 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
45Dispositifs à l'état solide spécialement adaptés pour le redressement, l'amplification, la production d'oscillations ou la commutation, sans barrière de potentiel ni barrière de surface, p.ex. triodes diélectriques; Dispositifs à effet Ovshinsky; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives
CPC
G11C 13/0004
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
13Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00 - G11C25/00
0002using resistive RAM [RRAM] elements
0004comprising amorphous/crystalline phase transition cells
G11C 2213/71
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
2213Indexing scheme relating to G11C13/00 for features not covered by this group
70Resistive array aspects
71Three dimensional array
G11C 2213/77
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
2213Indexing scheme relating to G11C13/00 for features not covered by this group
70Resistive array aspects
77Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
H01L 27/11514
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
105including field-effect components
112Read-only memory structures ; [ROM] and multistep manufacturing processes therefor
115Electrically programmable read-only memories; Multistep manufacturing processes therefor
11502with ferroelectric memory capacitors
11514characterised by the three-dimensional arrangements, e.g. with cells on different height levels
H01L 27/2472
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
24including solid state components for rectifying, amplifying or switching without a potential-jump barrier or surface barrier, ; e.g. resistance switching non-volatile memory structures
2463Arrangements comprising multiple bistable or multistable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays, details of the horizontal layout
2472the switching components having a common active material layer
H01L 27/2481
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
24including solid state components for rectifying, amplifying or switching without a potential-jump barrier or surface barrier, ; e.g. resistance switching non-volatile memory structures
2463Arrangements comprising multiple bistable or multistable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays, details of the horizontal layout
2481arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays, details of the vertical layout
Déposants
  • MICRON TECHNOLOGY [US]/[US]
Inventeurs
  • CASTRO, Hernan, A.
  • TANG, Stephen, H.
  • RUSSELL, Stephen, W.
Mandataires
  • HARRIS, Philip
Données relatives à la priorité
15/961,54724.04.2018US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) CROSS-POINT MEMORY ARRAY AND RELATED FABRICATION TECHNIQUES
(FR) MATRICE MÉMOIRE À POINTS DE CROISEMENT ET TECHNIQUES DE FABRICATION ASSOCIÉES
Abrégé
(EN)
Methods and apparatuses for a cross-point memory array and related fabrication techniques are described. The fabrication techniques described herein may facilitate concurrently building two or more decks of memory cells disposed in a cross-point architecture. Each deck of memory cells may include a plurality of first access lines (e.g., word lines), a plurality of second access lines (e.g., bit lines), and a memory component at each topological intersection of a first access line and a second access line. The fabrication technique may use a pattern of vias formed at a top layer of a composite stack, which may facilitate building a 3D memory array within the composite stack while using a reduced number of processing steps. The fabrication techniques may also be suitable for forming a socket region where the 3D memory array may be coupled with other components of a memory device.
(FR)
L'invention concerne des procédés et des appareils pour une matrice mémoire à points de croisement et des techniques de fabrication associées. Les techniques de fabrication de l'invention peuvent faciliter la construction simultanée d'au moins deux paquets de cellules de mémoire disposés dans une architecture à points de croisement. Chaque étage de cellules de mémoire peut comprendre une pluralité de premières lignes d'accès (par exemple, des lignes de mots), une pluralité de secondes lignes d'accès (par exemple, des lignes de bits), et un composant de mémoire au niveau de chaque intersection topologique d'une première ligne d'accès et d'une seconde ligne d'accès. La technique de fabrication peut utiliser un motif de trous d'interconnexion formés au niveau d'une couche supérieure d'un empilement composite, ce qui peut faciliter la construction d'une matrice mémoire 3D à l'intérieur de l'empilement composite tout en utilisant un nombre réduit d'étapes de traitement. Les techniques de fabrication peuvent également être appropriées pour former une région de prise où la matrice mémoire 3D peut être couplée à d'autres composants d'un dispositif de mémoire.
Également publié en tant que
EP2019791688
Dernières données bibliographiques dont dispose le Bureau international