(EN) The present invention enables high-speed memory access between master devices. A bridge device (12) comprises slave circuits (12a1-12a4) which are connected to each other via a bus (12b), are each connected to a respective master device (11a1-11a4), function as a slave to the connected master device, and perform communication following a protocol in which the number of masters in the system is limited. When a master device (11a1) performs an access specifying a first address of a memory (11b4) connected to a master device (11a4), the bridge device (12), on the basis of the addresses in the memories connected to the master devices to which each of the slave circuits (12a1-12a4) connect, said addresses being set to the respective slave circuits (12a1-12a4), causes the master devices (11a1, 11a4) to communicate via the slave circuit (12a1), the slave circuit (12a4) to which an address corresponding to the first address is set, and the bus (12b).
(FR) La présente invention permet un accès mémoire à grande vitesse entre des dispositifs maîtres. Un dispositif de pont (12) comprend des circuits esclaves (12a1-12a4) qui sont connectés les uns aux autres par l'intermédiaire d'un bus (12b), sont chacun connectés à un dispositif maître respectif (11a1-11a4), fonctionnent en tant qu'esclave au dispositif maître connecté, et effectuent une communication suivant un protocole dans lequel le nombre de maîtres dans le système est limité. Lorsqu'un dispositif maître (11a1) effectue un accès spécifiant une première adresse d'une mémoire (11b4) connectée à un dispositif maître (11a4), le dispositif de pont (12), sur la base des adresses dans les mémoires connectées aux dispositifs maîtres auxquels chacun des circuits esclaves (12a1-12a4) se connecte, lesdites adresses étant réglées aux circuits esclaves respectifs (12a1-12a4), amène les dispositifs maîtres (11a1, 11a4) à communiquer par l'intermédiaire du circuit esclave (12a1), du circuit esclave (12a4) auquel une adresse correspondant à la première adresse est définie, et du bus (12b).
(JA) マスタ装置間での高速なメモリアクセスを可能とする。 ブリッジ装置（１２）は、バス（１２ｂ）を介して相互に接続されるとともに各々がマスタ装置（１１ａ１－１１ａ４）の何れかに接続し、接続したマスタ装置に対するスレーブとして機能し、システム内でのマスタの数が制限されているプロトコルにしたがった通信を行うスレーブ回路（１２ａ１－１２ａ４）を備え、マスタ装置（１１ａ１）がマスタ装置（１１ａ４）に接続されたメモリ（１１ｂ４）の第１のアドレスを指定したアクセスを行うとき、スレーブ回路（１２ａ１－１２ａ４）の各々に対して設定された、スレーブ回路（１２ａ１－１２ａ４）の各々が接続するマスタ装置に接続されたメモリのアドレスに基づいて、スレーブ回路（１２ａ１）と、第１のアドレスに対応するアドレスが設定されたスレーブ回路（１２ａ４）と、バス（１２ｂ）とを介して、マスタ装置（１１ａ１，１１ａ４）を通信させる。
