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1. WO2019188000 - SYSTÈME DE TRAITEMENT D’INFORMATIONS, PROCÉDÉ DE TRAITEMENT D’INFORMATIONS ET DISPOSITIF SEMI-CONDUCTEUR

Numéro de publication WO/2019/188000
Date de publication 03.10.2019
N° de la demande internationale PCT/JP2019/008292
Date du dépôt international 04.03.2019
CIB
G06F 13/36 2006.1
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14Traitement de demandes d'interconnexion ou de transfert
36pour l'accès au bus ou au système à bus communs
G06F 13/38 2006.1
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
38Transfert d'informations, p.ex. sur un bus
CPC
G06F 12/10
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
10Address translation
G06F 12/1072
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
10Address translation
1072Decentralised address translation, e.g. in distributed shared memory systems
G06F 13/1668
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
16for access to memory bus
1668Details of memory controller
G06F 13/36
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
36for access to common bus or bus system
G06F 13/38
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
G06F 13/404
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
40Bus structure
4004Coupling between buses
4027using bus bridges
404with address mapping
Déposants
  • 株式会社ソシオネクスト SOCIONEXT INC. [JP]/[JP]
Inventeurs
  • 仁茂田 永一 NIMODA, Eiichi
  • 後藤 誠司 GOTO, Seiji
  • 岡本 諭 OKAMOTO, Satoru
  • 山根 秀一 YAMANE, Shuichi
  • 西口 泰夫 NISHIGUCHI, Yasuo
Mandataires
  • 服部 毅巖 HATTORI, Kiyoshi
Données relatives à la priorité
2018-06721630.03.2018JP
Langue de publication Japonais (ja)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) INFORMATION PROCESSING SYSTEM, INFORMATION PROCESSING METHOD, AND SEMICONDUCTOR DEVICE
(FR) SYSTÈME DE TRAITEMENT D’INFORMATIONS, PROCÉDÉ DE TRAITEMENT D’INFORMATIONS ET DISPOSITIF SEMI-CONDUCTEUR
(JA) 情報処理システム、情報処理方法及び半導体装置
Abrégé
(EN) The present invention enables high-speed memory access between master devices. A bridge device (12) comprises slave circuits (12a1-12a4) which are connected to each other via a bus (12b), are each connected to a respective master device (11a1-11a4), function as a slave to the connected master device, and perform communication following a protocol in which the number of masters in the system is limited. When a master device (11a1) performs an access specifying a first address of a memory (11b4) connected to a master device (11a4), the bridge device (12), on the basis of the addresses in the memories connected to the master devices to which each of the slave circuits (12a1-12a4) connect, said addresses being set to the respective slave circuits (12a1-12a4), causes the master devices (11a1, 11a4) to communicate via the slave circuit (12a1), the slave circuit (12a4) to which an address corresponding to the first address is set, and the bus (12b).
(FR) La présente invention permet un accès mémoire à grande vitesse entre des dispositifs maîtres. Un dispositif de pont (12) comprend des circuits esclaves (12a1-12a4) qui sont connectés les uns aux autres par l'intermédiaire d'un bus (12b), sont chacun connectés à un dispositif maître respectif (11a1-11a4), fonctionnent en tant qu'esclave au dispositif maître connecté, et effectuent une communication suivant un protocole dans lequel le nombre de maîtres dans le système est limité. Lorsqu'un dispositif maître (11a1) effectue un accès spécifiant une première adresse d'une mémoire (11b4) connectée à un dispositif maître (11a4), le dispositif de pont (12), sur la base des adresses dans les mémoires connectées aux dispositifs maîtres auxquels chacun des circuits esclaves (12a1-12a4) se connecte, lesdites adresses étant réglées aux circuits esclaves respectifs (12a1-12a4), amène les dispositifs maîtres (11a1, 11a4) à communiquer par l'intermédiaire du circuit esclave (12a1), du circuit esclave (12a4) auquel une adresse correspondant à la première adresse est définie, et du bus (12b).
(JA) マスタ装置間での高速なメモリアクセスを可能とする。 ブリッジ装置(12)は、バス(12b)を介して相互に接続されるとともに各々がマスタ装置(11a1-11a4)の何れかに接続し、接続したマスタ装置に対するスレーブとして機能し、システム内でのマスタの数が制限されているプロトコルにしたがった通信を行うスレーブ回路(12a1-12a4)を備え、マスタ装置(11a1)がマスタ装置(11a4)に接続されたメモリ(11b4)の第1のアドレスを指定したアクセスを行うとき、スレーブ回路(12a1-12a4)の各々に対して設定された、スレーブ回路(12a1-12a4)の各々が接続するマスタ装置に接続されたメモリのアドレスに基づいて、スレーブ回路(12a1)と、第1のアドレスに対応するアドレスが設定されたスレーブ回路(12a4)と、バス(12b)とを介して、マスタ装置(11a1,11a4)を通信させる。
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