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1. WO2019108310 - MÉCANISMES POUR CHAÎNAGE DE FPGA ET VUES DE FPGA UNIFIÉES DESTINÉES À DES HÔTES DE SYSTÈME COMPOSÉS

Numéro de publication WO/2019/108310
Date de publication 06.06.2019
N° de la demande internationale PCT/US2018/055404
Date du dépôt international 11.10.2018
CIB
G06F 15/173 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
15Calculateurs numériques en général; Équipement de traitement de données en général
16Associations de plusieurs calculateurs numériques comportant chacun au moins une unité arithmétique, une unité programme et un registre, p.ex. pour le traitement simultané de plusieurs programmes
163Communication entre processeurs
173utilisant un réseau d'interconnexion, p.ex. matriciel, de réarrangement, pyramidal, en étoile ou ramifié
G06F 15/177 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
15Calculateurs numériques en général; Équipement de traitement de données en général
16Associations de plusieurs calculateurs numériques comportant chacun au moins une unité arithmétique, une unité programme et un registre, p.ex. pour le traitement simultané de plusieurs programmes
177Commande d'initialisation ou de configuration
CPC
G06F 13/4022
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
40Bus structure
4004Coupling between buses
4022using switching circuits, e.g. switching matrix, connection or expansion network
G06F 15/7867
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
15Digital computers in general
76Architectures of general purpose stored program computers
78comprising a single central processing unit
7867with reconfigurable architecture
G06F 2009/45579
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
44Arrangements for executing specific programs
455Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
45533Hypervisors; Virtual machine monitors
45558Hypervisor-specific management and integration aspects
45579I/O management, e.g. providing access to device drivers or storage
G06F 9/45558
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
44Arrangements for executing specific programs
455Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
45533Hypervisors; Virtual machine monitors
45558Hypervisor-specific management and integration aspects
Déposants
  • INTEL CORPORATION [US]/[US]
Inventeurs
  • NACHIMUTHU, Murugasamy, K.
  • KUMAR, Mohan, J.
Mandataires
  • BURNETT, R., Alan
Données relatives à la priorité
15/829,93703.12.2017US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) MECHANISMS FOR FPGA CHAINING AND UNIFIED FPGA VIEWS TO COMPOSED SYSTEM HOSTS
(FR) MÉCANISMES POUR CHAÎNAGE DE FPGA ET VUES DE FPGA UNIFIÉES DESTINÉES À DES HÔTES DE SYSTÈME COMPOSÉS
Abrégé
(EN)
Mechanisms for Field Programmable Gate Array (FPGA) chaining and unified FPGA views to a composed system hosts and associated methods, apparatus, systems and software A rack is populated with pooled system drawers including pooled compute drawers and pooled FPGA drawers communicatively coupled via input-output (IO) cables. The FPGA resources in the pooled system drawers are enumerated, identifying a location of type of each FPGA and whether it is a chainable FPGA. Intra-drawer chaining mechanisms are identified for the chainable FPGAs in each pooled compute and pooled FPGA drawer. Inter-drawer chaining mechanism are also identified for chaining FPGAs in separate pooled system drawers. The enumerated FPGA and chaining mechanism data is aggregated to generate a unified system view of the FPGA resources and their chaining mechanisms. Based on available compute nodes and FPGAs in the unified system view, new compute nodes are composed using chained FPGAs. The chained FPGAs are exposed to a hypervisor or operating system virtualization layer, or to an operating system hosted by the composed compute node as a virtual monolithic FPGA or multiple local FPGAs.
(FR)
L'invention porte sur des mécanismes pour chaînage de circuits intégrés prédiffusés programmables (FPGA) et vues de FPGA unifiées destinées à des hôtes de système composés, et sur des procédés, des appareils, des systèmes et des logiciels associés. Un bâti est peuplé avec des tiroirs de système partagé comprenant des tiroirs de calcul partagé et des tiroirs de FPGA partagés couplés en communication par l'intermédiaire de câbles d'entrée-sortie (E/S).Les ressources FPGA dans les tiroirs de système partagé sont énumérées, identifiant un emplacement de type de chaque FPGA et s'il s'agit d'un FPGA pouvant être chaîné. Des mécanismes de chaînage intra-tiroir sont identifiés pour les FPGA pouvant être chaînés dans chaque tiroir de calcul partagé et de FPGA partagés. Des mécanismes de chaînage inter-tiroir sont également identifiés pour chaîner des FPGA présents dans des tiroirs de système partagé séparés. Les données de FPGA et de mécanisme de chaînage énumérées sont agrégées pour générer une vue de système unifiée des ressources FPGA et de leurs mécanismes de chaînage. Sur la base de nœuds de calcul et de FPGA disponibles dans la vue de système unifiée, de nouveaux nœuds de calcul sont composés à l'aide de FPGA chaînés. Les FPGA chaînés sont rendus visibles à une couche de virtualisation d'hyperviseur ou de système d'exploitation, ou à un système d'exploitation hébergé par le nœud de calcul composé sous la forme d'un FPGA monolithique virtuel ou de multiples FPGA locaux.
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