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1. WO2019076715 - SYNCHRONISATION DANS UN AGENCEMENT DE TRAITEMENT À MULTIPLES PUCES ET À MULTIPLES PAVÉS

Numéro de publication WO/2019/076715
Date de publication 25.04.2019
N° de la demande internationale PCT/EP2018/077675
Date du dépôt international 11.10.2018
CIB
G06F 9/52 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9Dispositions pour la commande par programme, p.ex. unités de commande
06utilisant des programmes stockés, c. à d. utilisant un moyen de stockage interne à l'équipement de traitement de données pour recevoir ou conserver les programmes
46Dispositions pour la multiprogrammation
52Synchronisation de programmes; Exclusion mutuelle, p.ex. au moyen de sémaphores
CPC
G06F 13/4256
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
42Bus transfer protocol, e.g. handshake; Synchronisation
4247on a daisy chain bus
4256using a clocked protocol
G06F 15/17325
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
15Digital computers in general
16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
163Interprocessor communication
173using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
17306Intercommunication techniques
17325Synchronisation; Hardware support therefor
G06F 15/80
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
15Digital computers in general
76Architectures of general purpose stored program computers
80comprising an array of processing units with common control, e.g. single instruction multiple data processors
G06F 2209/505
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2209Indexing scheme relating to G06F9/00
50Indexing scheme relating to G06F9/50
505Clust
G06F 9/30087
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
30003Arrangements for executing specific machine instructions
30076to perform miscellaneous control operations, e.g. NOP
30087Synchronisation or serialisation instructions
G06F 9/522
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
46Multiprogramming arrangements
52Program synchronisation; Mutual exclusion, e.g. by means of semaphores
522Barrier synchronisation
Déposants
  • GRAPHCORE LIMITED [GB]/[GB]
Inventeurs
  • WILKINSON, Daniel John Pelham
  • FELIX, Stephen
  • OSBORNE, Richard Luke Southwell
  • KNOWLES, Simon Christian
  • ALEXANDER, Alan Graham
  • QUINN, Ian James
Mandataires
  • TOWNSEND, Martyn, James
Données relatives à la priorité
1717294.120.10.2017GB
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) SYNCHRONIZATION IN A MULTI-TILE, MULTI-CHIP PROCESSING ARRANGEMENT
(FR) SYNCHRONISATION DANS UN AGENCEMENT DE TRAITEMENT À MULTIPLES PUCES ET À MULTIPLES PAVÉS
Abrégé
(EN)
A method of operating a system comprising multiple processor tiles divided into a plurality of domains wherein within each domain the tiles are connected to one another via a respective instance of a time-deterministic interconnect and between domains the tiles are connected to one another via a non-time-deterministic interconnect. The method comprises: performing a compute stage, then performing a respective internal barrier synchronization within each domain, then performing an internal exchange phase within each domain, then performing an external barrier synchronization to synchronize between different domains, then performing an external exchange phase between the domains.
(FR)
La présente invention concerne un procédé de fonctionnement d’un système comprenant de multiples pavés de processeur répartis dans une pluralité de domaines. À l'intérieur de chaque domaine, les pavés sont connectés les uns aux autres via une instance respective d’une interconnexion déterministe dans le temps et, entre des domaines, les pavés sont connectés les uns aux autres via une interconnexion non déterministe dans le temps. Le procédé comprend : la réalisation d’une étape de calcul, puis la réalisation d’une synchronisation de barrière interne respective à l’intérieur de chaque domaine, puis la réalisation d’une phase d’échange interne à l’intérieur de chaque domaine, puis la réalisation d’une synchronisation de barrière externe pour une synchronisation entre différents domaines, puis la réalisation d’une phase d’échange externe entre les domaines.
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