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1. WO2019059591 - DISPOSITIF DE MÉMOIRE ULTRABASSE TENSION ET SON PROCÉDÉ DE FONCTIONNEMENT

Numéro de publication WO/2019/059591
Date de publication 28.03.2019
N° de la demande internationale PCT/KR2018/010840
Date du dépôt international 14.09.2018
CIB
G11C 11/419 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
11Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21utilisant des éléments électriques
34utilisant des dispositifs à semi-conducteurs
40utilisant des transistors
41formant des cellules avec réaction positive, c. à d. des cellules ne nécessitant pas de rafraîchissement ou de régénération de la charge, p.ex. multivibrateur bistable, déclencheur de Schmitt
413Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture, la synchronisation ou la réduction de la consommation
417pour des cellules de mémoire du type à effet de champ
419Circuits de lecture-écriture
G11C 7/12 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
7Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
12Circuits de commande de lignes de bits, p.ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, circuits d'égalisation, pour lignes de bits
G11C 8/08 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
8Dispositions pour sélectionner une adresse dans une mémoire numérique
08Circuits de commande de lignes de mots, p.ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, pour lignes de mots
CPC
G11C 11/419
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
41forming ; static; cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
413Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing, power reduction
417for memory cells of the field-effect type
419Read-write [R-W] circuits
G11C 7/12
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
12Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
G11C 8/08
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
8Arrangements for selecting an address in a digital store
08Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Déposants
  • 경북대학교 산학협력단 KYUNGPOOK NATIONAL UNIVERSITY INDUSTRY-ACADEMIC COOPERATION FOUNDATION [KR]/[KR]
Inventeurs
  • 정연배 CHUNG, Yeonbae
  • 김현명 KIM, Hyunmyoung
Mandataires
  • 김태헌 KIM, Tae-hun
Données relatives à la priorité
10-2017-012275322.09.2017KR
Langue de publication coréen (KO)
Langue de dépôt coréen (KO)
États désignés
Titre
(EN) ULTRA-LOW VOLTAGE MEMORY DEVICE AND OPERATING METHOD THEREFOR
(FR) DISPOSITIF DE MÉMOIRE ULTRABASSE TENSION ET SON PROCÉDÉ DE FONCTIONNEMENT
(KO) 초저전압 메모리 장치 및 그 동작 방법
Abrégé
(EN)
A semiconductor memory device is disclosed. The semiconductor memory device comprises: a first circuit unit including a third PMOS transistor and a first inverter, which includes a first NMOS transistor and a first PMOS transistor; a second circuit unit including a fourth PMOS transistor and a second inverter, which includes a second NMOS transistor and a second PMOS transistor; and a cell including a third NMOS transistor for transmitting a signal of a first bit line to the first inverter, and a fourth NMOS transistor for transmitting a signal of a second bit line to the second inverter, the transistors having gate terminals connected to a word line, wherein: the first inverter and the second inverter are cross-coupled to each other; gate terminals of the third PMOS transistor and the fourth PMOS transistor are respectively connected to column-directional auxiliary lines; and the word line supplies a voltage boosted up to a preset amount greater than that of a voltage supplied to a semiconductor memory during a read operation and a write operation in order to drive the third and fourth NMOS transistors.
(FR)
L'invention concerne un dispositif de mémoire à semi-conducteurs. Le dispositif de mémoire à semi-conducteurs comprend : une première unité de circuit comprenant un troisième transistor PMOS et un premier onduleur, qui comprend un premier transistor NMOS et un premier transistor PMOS ; une seconde unité de circuit comprenant un quatrième transistor PMOS et un second onduleur, qui comprend un second transistor NMOS et un second transistor PMOS ; et une cellule comprenant un troisième transistor NMOS pour transmettre un signal d'une première ligne de bits au premier onduleur, et un quatrième transistor NMOS pour transmettre un signal d'une seconde ligne de bits au second onduleur, les transistors comportant des bornes de grille connectées à une ligne de mots, le premier onduleur et le second onduleur étant couplés transversalement les uns aux autres ; des bornes de grille du troisième transistor PMOS et du quatrième transistor PMOS étant respectivement connectées à des lignes auxiliaires directionnelles en colonne ; et la ligne de mots fournissant une tension amplifiée jusqu'à une quantité prédéfinie supérieure à celle d'une tension fournie à une mémoire à semi-conducteurs pendant une opération de lecture et une opération d'écriture afin de commander les troisième et quatrième transistors NMOS.
(KO)
반도체 메모리 장치가 개시된다. 반도체 메모리 장치는 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터를 포함하는 제1 인버터 및 제3 PMOS 트랜지스터를 포함하는 제1 회로부, 제2 NMOS 트랜지스터와 제2 PMOS 트랜지스터를 포함하는 제2 인버터 및 제4 PMOS 트랜지스터를 포함하는 제2 회로부, 게이트 단자가 워드라인에 연결되고, 제1 비트라인의 신호를 제1 인버터로 전달하는 제3 NMOS 트랜지스터, 및 제2 비트라인의 신호를 제2 인버터로 전달하는 제4 NMOS 트랜지스터를 포함하는 셀을 포함하되, 제1 인버터와 제2 인버터는 상호 교차 결합되고, 제3 PMOS 트랜지스터 및 제4 PMOS 트랜지스터의 게이트 단자는 각각 열방향 보조라인에 연결되며, 워드라인은 제3 및 제4 NMOS 트랜지스터를 구동시키기 위해 읽기 동작 및 쓰기 동작에서 반도체 메모리에 공급되는 전압보다 기 설정된 크기만큼 부스팅 된 전압을 공급한다.
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