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1. (WO2019042250) STRUCTURE DE MÉMOIRE ET SON PROCÉDÉ DE FORMATION
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N° de publication : WO/2019/042250 N° de la demande internationale : PCT/CN2018/102504
Date de publication : 07.03.2019 Date de dépôt international : 27.08.2018
CIB :
H01L 21/768 (2006.01) ,H01L 21/76 (2006.01) ,H01L 23/48 (2006.01) ,H01L 27/115 (2017.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
71
Fabrication de parties spécifiques de dispositifs définis en H01L21/7089
768
Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
71
Fabrication de parties spécifiques de dispositifs définis en H01L21/7089
76
Réalisation de régions isolantes entre les composants
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
48
Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
10
comprenant une pluralité de composants individuels dans une configuration répétitive
105
comprenant des composants à effet de champ
112
Structures de mémoires mortes
115
Mémoires mortes programmables électriquement
Déposants :
长江存储科技有限责任公司 YANGTZE MEMORY TECHNOLOGIES CO., LTD. [CN/CN]; 中国湖北省武汉市 东湖开发区关东科技工业园华光大道18号7018室 Room 7018, No.18, Huaguang Road, Guandong Science And Technology Industrial Park, East Lake High-Tech Development Zone Wuhan, Hubei 430074, CN
Inventeurs :
董金文 DONG, Jinwen; CN
陈俊 CHEN, Jun; CN
夏志良 XIA, Zhiliang; CN
华子群 HUA, Ziqun; CN
朱继锋 ZHU, Jifeng; CN
陈赫 CHEN, He; CN
Mandataire :
上海盈盛知识产权代理事务所(普通合伙) SHANGHAI WINSUN INTELLECTUAL PROPERTY AGENCY; 中国上海市 闸北区梅园路228号企业广场12楼1216室 Room 1216, 12/F, Enterprise Square 228 Meiyuan Road, Zhabei District Shanghai 200070, CN
Données relatives à la priorité :
201710774763.531.08.2017CN
201710775893.031.08.2017CN
PCT/CN2018/08710216.05.2018CN
PCT/CN2018/09045708.06.2018CN
PCT/CN2018/09734927.07.2018CN
Titre (EN) MEMORY STRUCTURE AND FORMING METHOD THEREOF
(FR) STRUCTURE DE MÉMOIRE ET SON PROCÉDÉ DE FORMATION
(ZH) 存储器结构及其形成方法
Abrégé :
(EN) The present invention relates to a memory structure and a forming method thereof. The memory structure comprises a first base. The first base comprises: a substrate layer and a storage layer, wherein the substrate layer has a first surface and a second surface disposed opposite to each other. The storage layer is located on the first surface of the substrate layer. The substrate layer has a doped quantum well provided therein, and a connecting portion region is provided on at least part of the first surface of the substrate layer. An insulating layer is formed in the connecting portion region, and the insulating layer has a top surface and a bottom surface disposed opposite to each other, wherein the top surface faces a side of the first surface of the substrate layer, and the bottom surface faces a side of the second surface of the substrate layer. The storage layer comprises a connecting portion, and one end of the connecting portion is in contact with the insulating layer. The memory structure further comprises: an insulating structure passing through the substrate layer, located on the edge of the doped quantum well and surrounding the doped quantum well. The insulating structure is configured to insulate the doped quantum well from the substrate layer at the outside of the insulating structure. The memory structure prevents leakage between the quantum doped well and the substrate layer, thereby improving performance.
(FR) La présente invention concerne une structure de mémoire et son procédé de formation. La structure de mémoire comprend une première base. La première base comprend : une couche de substrat et une couche de stockage, la couche de substrat comportant une première surface et une seconde surface disposées à l'opposé l'une de l'autre. La couche de stockage est située sur la première surface de la couche de substrat. La couche de substrat comporte un puits quantique dopé disposé à l'intérieur, et une région de partie de connexion est disposée sur au moins une partie de la première surface de la couche de substrat. Une couche isolante est formée dans la région de partie de connexion, et la couche isolante comporte une surface supérieure et une surface inférieure disposées à l'opposé l'une de l'autre, la surface supérieure faisant face à un côté de la première surface de la couche de substrat, et la surface inférieure faisant face à un côté de la seconde surface de la couche de substrat. La couche de stockage comprend une partie de connexion, et une extrémité de la partie de connexion est en contact avec la couche isolante. La structure de mémoire comprend en outre : une structure isolante traversant la couche de substrat, située sur le bord du puits quantique dopé et entourant le puits quantique dopé. La structure isolante est configurée pour isoler le puits quantique dopé de la couche de substrat à l'extérieur de la structure isolante. La structure de mémoire évite une fuite entre le puits quantique dopé et la couche de substrat, ce qui permet d'améliorer les performances.
(ZH) 本发明涉及一种存储器结构及其形成方法,存储器结构包括:第一基底,包括:衬底层和存储层,衬底层具有相对的第一表面和第二表面,存储层位于衬底层的第一表面上,衬底层内具有掺杂阱,衬底层的第一表面至少部分区域上设置有连接部区域;连接部区域中形成有绝缘层,绝缘层具有相对设置的顶面和底面,其中顶面为朝向衬底层的第一表面的一侧,底面为朝向衬底层的第二表面的一侧;存储层包括连接部,连接部的一端与绝缘层接触;隔离结构,贯穿衬底层,且位于掺杂阱边缘,包围掺杂阱设置,用于隔离掺杂阱与隔离结构外围的衬底层。所述存储器结构能够避免掺杂阱与衬底层之间的漏电,提高性能。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)