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1. (WO2019009167) SUBSTRAT DE MATRICE À TRANSISTORS À COUCHE MINCE ET DISPOSITIF D’AFFICHAGE
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明 細 書

発明の名称 薄膜トランジスタアレイ基板及び表示装置

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004   0005   0006   0007   0008   0009  

課題を解決するための手段

0010   0011   0012   0013   0014   0015  

発明の効果

0016  

図面の簡単な説明

0017  

発明を実施するための形態

0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084  

符号の説明

0085  

請求の範囲

1   2   3   4   5  

図面

1   2   3   4   5   6   7   8   9   10   11   12  

明 細 書

発明の名称 : 薄膜トランジスタアレイ基板及び表示装置

技術分野

[0001]
本発明は、薄膜トランジスタアレイ基板及び表示装置に関する。より詳しくは、薄膜トランジスタ素子を有する薄膜トランジスタアレイ基板、及び、上記薄膜トランジスタアレイ基板を備える表示装置に関するものである。

背景技術

[0002]
薄膜トランジスタアレイ基板は、テレビ、スマートフォン、タブレット、パーソナルコンピュータ、カーナビゲーション等の用途で、液晶表示装置等の表示装置を電気的に制御するのに利用されている(例えば、特許文献1参照)。

先行技術文献

特許文献

[0003]
特許文献1 : 国際公開第2013/021866号

発明の概要

発明が解決しようとする課題

[0004]
近年、表示装置においては、画像を表示する表示領域を広くし、画像の表示に寄与しない額縁領域を狭くする、すなわち、狭額縁化の要求が高まっている。一方、額縁領域には、外部回路と接続するための端子と、その端子から導出され、表示領域内の各種配線と電気的に接続される引き出し配線とが配置されており、これらの配置領域を確保しようとすると、狭額縁化が阻害されることがあった。
[0005]
これに対して、本発明者らは、引き出し配線を、薄膜トランジスタ素子のゲート電極、ソース電極等の電極層と同じ層に配置するのに加えて、ゲート電極と同じ層の更に下層側(支持基材側)にも絶縁層を介して配置することを検討した。この検討によれば、引き出し配線を額縁領域に効率的に配置できることが分かったが、表示領域では、透過率の観点から、ゲート電極の下層側の絶縁層を除去してもよかった。
[0006]
そこで、本発明者らは、表示領域において、ゲート電極の下層側(支持基材側)の絶縁層を除去することを検討した。しかしながら、その絶縁層をドライエッチング法等によって除去する際、エッチング中に発生したダストがマスク代わりとなって、絶縁層が完全に除去されずに残ってしまうことが分かった。そして、絶縁層が残った状態で、ゲート電極、ゲート絶縁層、及び、半導体層を順に積層させると、絶縁層による段差の影響で、半導体層が段切れし、表示不良が発生してしまうことが分かった。
[0007]
図12は、半導体層が段切れする状態を説明するための断面模式図である。図12に示すように、薄膜トランジスタアレイ基板102には、表示領域の断面視において、支持基材108と、支持基材108の表面上で完全に除去されずに残った絶縁層121と、薄膜トランジスタ素子113とが順に配置されている。薄膜トランジスタ素子113は、絶縁層121側から順に、ゲート電極116と、ゲート絶縁層117と、半導体層118と、ソース電極119(ドレイン電極120)とが順に積層される構造を有している。このような積層構造によれば、完全に除去されずに残った絶縁層121による段差の影響で、ゲート電極116、ゲート絶縁層117、及び、半導体層118の表面に大きな段差が生じやすくなるが、図12に示すように、特に、厚みが小さい半導体層118に段切れが発生してしまうことがあった。
[0008]
以上のように、従来の薄膜トランジスタアレイ基板に対しては、狭額縁化を図る場合に薄膜トランジスタ素子の半導体層の段切れを防止するという課題があった。しかしながら、上記課題を解決する手段は見出されていなかった。例えば、上記特許文献1には、薄膜トランジスタ素子の半導体層の段切れに関する記載はなく、改善の余地があった。
[0009]
本発明は、上記現状に鑑みてなされたものであり、狭額縁化を図る場合であっても薄膜トランジスタ素子の半導体層の段切れが防止される薄膜トランジスタアレイ基板と、上記薄膜トランジスタアレイ基板を備える表示装置とを提供することを目的とするものである。

課題を解決するための手段

[0010]
本発明者らは、狭額縁化を図る場合であっても薄膜トランジスタ素子の半導体層の段切れが防止される薄膜トランジスタアレイ基板と、上記薄膜トランジスタアレイ基板を備える表示装置とについて種々検討したところ、表示領域において、ゲート電極の下層側(支持基材側)の絶縁層をドライエッチング法等によって除去せずに残し、平面視で半導体層の配置領域を包含するように配置すれば、半導体層の段切れが防止されることを見出した。これにより、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
[0011]
すなわち、本発明の一態様は、画素領域に薄膜トランジスタ素子を備え、かつ、端子領域に端子を備える薄膜トランジスタアレイ基板であって、上記画素領域の断面視において、支持基材と、絶縁層と、ゲート電極と、ゲート絶縁層と、半導体層とが順に配置され、上記画素領域の平面視において、上記絶縁層の配置領域は、上記半導体層の配置領域を包含し、上記端子領域の断面視において、上記支持基材と、上記端子から導出される引き出し配線と、上記絶縁層とが順に配置されている薄膜トランジスタアレイ基板であってもよい。
[0012]
本発明の一態様において、上記画素領域の断面視において、上記絶縁層は上記支持基材と接しており、上記端子領域の断面視において、上記引き出し配線は上記支持基材と接していてもよい。
[0013]
本発明の一態様において、上記画素領域の断面視において、上記支持基材と上記絶縁層との間には、上記引き出し配線と同じ導電材料で構成され、かつ、上記支持基材と接する導電層が更に配置され、上記端子領域の断面視において、上記引き出し配線は上記支持基材と接していてもよい。
[0014]
本発明の別の一態様は、上記薄膜トランジスタアレイ基板を備える表示装置であってもよい。
[0015]
本発明の別の一態様において、上記表示装置は、液晶表示装置であってもよい。

発明の効果

[0016]
本発明によれば、狭額縁化を図る場合であっても薄膜トランジスタ素子の半導体層の段切れが防止される薄膜トランジスタアレイ基板と、上記薄膜トランジスタアレイ基板を備える表示装置とを提供することができる。

図面の簡単な説明

[0017]
[図1] 実施形態1の液晶表示装置を示す斜視模式図である。
[図2] 図1中の線分A1-A2に対応する部分を示す断面模式図である。
[図3] 図1中の薄膜トランジスタアレイ基板を示す平面模式図である。
[図4] 図3中の画素の拡大模式図である。
[図5] 図4中の線分A3-A4に対応する部分を示す断面模式図である。
[図6] 図3中の線分A5-A6に対応する部分を示す断面模式図である。
[図7] 実施形態1の薄膜トランジスタアレイ基板の製造方法に関し、薄膜トランジスタ素子の形成領域を示す断面模式図である(工程a~f)。
[図8] 実施形態1の薄膜トランジスタアレイ基板の製造方法に関し、引き出し配線の形成領域を示す断面模式図である(工程a~f)。
[図9] 実施形態1の薄膜トランジスタアレイ基板の製造方法に関し、端子の形成領域を示す断面模式図である(工程a~f)。
[図10] 図4中の線分A3-A4に対応する部分を示す断面模式図であり、図5と異なる構成を示す。
[図11] 実施形態2の薄膜トランジスタアレイ基板の製造方法に関し、薄膜トランジスタ素子の形成領域を示す断面模式図である(工程a~f)。
[図12] 半導体層が段切れする状態を説明するための断面模式図である。

発明を実施するための形態

[0018]
以下に実施形態を掲げ、本発明について図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。また、各実施形態の構成は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよいし、変更されてもよい。
[0019]
以下の実施形態では、本発明の薄膜トランジスタアレイ基板を液晶表示装置に適用した場合について説明するが、本発明の薄膜トランジスタアレイ基板が適用可能な表示装置の種類は特に限定されず、液晶表示装置の他に、例えば、有機エレクトロルミネッセンス表示装置であってもよい。
[0020]
[実施形態1]
実施形態1の液晶表示装置の構成について、図1、2を参照して以下に説明する。図1は、実施形態1の液晶表示装置を示す斜視模式図である。図2は、図1中の線分A1-A2に対応する部分を示す断面模式図である。
[0021]
液晶表示装置1は、薄膜トランジスタアレイ基板2と、カラーフィルタ基板3と、液晶層4と、シール材5とを有している。薄膜トランジスタアレイ基板2とカラーフィルタ基板3とは、互いに対向して配置されており、液晶層4を挟持するようにシール材5を介して貼り合わされている。液晶層4は、薄膜トランジスタアレイ基板2、カラーフィルタ基板3、及び、シール材5によって囲まれる空間に配置されている。
[0022]
<カラーフィルタ基板>
カラーフィルタ基板3は、図2に示すように、支持基材8aと、支持基材8aの液晶層4側の表面上に配置されるカラーフィルタ層9R(赤色)、9G(緑色)、9B(青色)と、ブラックマトリクス10とを有している。ブラックマトリクス10は、各画素に対応するカラーフィルタ層9R、9G、9Bを区画するように格子状に配置されていてもよい。
[0023]
支持基材8aの材料としては、例えば、ポリイミド等の樹脂材料、ガラス等が挙げられる。
[0024]
カラーフィルタ層9R、9G、9Bの材料としては、例えば、顔料分散型のカラーレジスト等が挙げられる。カラーフィルタ層の色の組み合わせは特に限定されず、図2に示すような赤色、緑色、及び、青色の組み合わせの他に、例えば、赤色、緑色、青色、及び、黄色の組み合わせ等が挙げられる。
[0025]
ブラックマトリクス10の材料としては、例えば、黒色のレジスト等が挙げられる。
[0026]
カラーフィルタ基板3の液晶層4側の表面上には、配向膜が更に配置されていてもよい。
[0027]
<液晶層>
液晶層4の材料としては、正の誘電率異方性を有するポジ型液晶材料、及び、負の誘電率異方性を有するネガ型液晶材料のうちのいずれも使用可能である。
[0028]
<シール材>
シール材5としては、例えば、エポキシ樹脂、(メタ)アクリル樹脂等の樹脂を含有するものが挙げられ、無機フィラー、有機フィラー、硬化剤等を適宜含有していてもよい。シール材5は、紫外線により硬化するもの(紫外線硬化型)であってもよいし、熱により硬化するもの(熱硬化型)であってもよいし、それらの両方により硬化するもの(紫外線・熱硬化型)であってもよい。
[0029]
<薄膜トランジスタアレイ基板>
薄膜トランジスタアレイ基板2は、画素領域PRに薄膜トランジスタ素子(図1、2中では図示せず)を有し、かつ、端子領域TRに端子11と、端子11から導出される引き出し配線12とを有している。本実施形態において、薄膜トランジスタアレイ基板2の画素領域PRは、液晶表示装置1においてシール材5で囲まれる領域の内側で画像表示に寄与する表示領域ARに相当する。また、端子領域TRは、表示領域ARの周囲で画像表示に寄与しない額縁領域FRに含まれる。
[0030]
薄膜トランジスタアレイ基板2には、画素領域PR(表示領域AR)とシール材5との間の領域にゲート線制御回路6が配置されている。ゲート線制御回路6は、画素領域PR(表示領域AR)内のゲート線(図1、2中では図示せず)に供給される信号を制御する機能を有している。一方、端子領域TRには、ドライバー用半導体チップ7が実装され、端子11と電気的に接続される。ドライバー用半導体チップ7は、画素領域PR(表示領域AR)内のソース線(図1、2中では図示せず)に供給される信号を制御するソース線制御回路として機能する。
[0031]
薄膜トランジスタアレイ基板2の液晶層4側の表面上には、配向膜が更に配置されていてもよい。
[0032]
薄膜トランジスタアレイ基板2のより詳細な構成について、図3を参照して以下に説明する。図3は、図1中の薄膜トランジスタアレイ基板を示す平面模式図である。
[0033]
薄膜トランジスタアレイ基板2は、支持基材8bと、支持基材8bの表面上に配置される各種配線、素子等とを有している。なお、図3では、図1、2との関係を分かりやすくするために、シール材5も図示している。
[0034]
(画素領域)
画素領域PRには、図3に示すように、薄膜トランジスタ素子13と、ゲート線14と、ソース線15とが配置されている。ゲート線14とソース線15とは互いに交差して配置されており、図3では、互いに直交して配置されている状態が例示されている。ゲート線14とソース線15とで囲まれた領域は、画素Pを構成している。図3において、画素領域PRは、画素Pがマトリクス状に配置される領域に相当する。
[0035]
画素Pのより詳細な構成について、図4、5を参照して以下に説明する。図4は、図3中の画素の拡大模式図である。図5は、図4中の線分A3-A4に対応する部分を示す断面模式図である。
[0036]
薄膜トランジスタ素子13は、ゲート電極16と、ゲート絶縁層17と、半導体層18と、ソース電極19と、ドレイン電極20とを有している。図4に示すように、薄膜トランジスタ素子13は、画素Pにおいて、ゲート線14とソース線15とが交差する領域付近に配置されている。薄膜トランジスタ素子13において、ゲート電極16はゲート線14と一体的に配置され、ソース電極19はソース線15と一体的に配置されている。すなわち、薄膜トランジスタ素子13は、ゲート線14及びソース線15と電気的に接続されている。
[0037]
画素領域PR(画素P)の断面視においては、図5に示すように、支持基材8bと、第一の絶縁層21と、ゲート電極16と、ゲート絶縁層17と、半導体層18とが順に配置されている。第一の絶縁層21は、支持基材8bの表面上に配置され、支持基材8bと接している。ゲート電極16は、第一の絶縁層21の支持基材8bとは反対側の表面上に配置され、ゲート絶縁層17で覆われている。半導体層18は、ゲート絶縁層17の支持基材8bとは反対側の表面上に配置されている。半導体層18は、一端がソース電極19で覆われて電気的に接続されており、他端がドレイン電極20で覆われて電気的に接続されている。画素領域PR(画素P)の平面視においては、図4に示すように、第一の絶縁層21の配置領域が、半導体層18の配置領域を包含している。半導体層18の表面に大きな段差が生じないようにする観点から、第一の絶縁層21は、図4に示すように、画素領域PRの全面に配置されていることが好ましい。
[0038]
支持基材8bの材料としては、例えば、ポリイミド等の樹脂材料、ガラス等が挙げられる。
[0039]
第一の絶縁層21は、第一の絶縁材料で構成されている。第一の絶縁材料としては、例えば、シリコン酸化物、シリコン窒化物等の無機材料が挙げられる。第一の絶縁層21は、1種類の絶縁材料の単層体であってもよく、複数種類の絶縁材料の積層体であってもよい。
[0040]
ゲート線14及びゲート電極16は、第二の導電材料で構成されている。第二の導電材料としては、例えば、アルミニウム、銅、チタン、モリブデン、クロム等の金属材料が挙げられる。ゲート線14及びゲート電極16は、各々、1種類の導電材料の単層体であってもよく、複数種類の導電材料の積層体であってもよい。
[0041]
ソース線15、ソース電極19、及び、ドレイン電極20は、第三の導電材料で構成されている。第三の導電材料としては、例えば、アルミニウム、銅、チタン、モリブデン、クロム等の金属材料が挙げられる。ソース線15、ソース電極19、及び、ドレイン電極20は、各々、1種類の導電材料の単層体であってもよく、複数種類の導電材料の積層体であってもよい。
[0042]
ゲート絶縁層17は、第二の絶縁材料で構成されている。第二の絶縁材料としては、例えば、シリコン酸化物、シリコン窒化物等の無機材料が挙げられる。ゲート絶縁層17は、1種類の絶縁材料の単層体であってもよく、複数種類の絶縁材料の積層体であってもよい。
[0043]
半導体層18の材料としては、例えば、非晶質シリコン、多結晶シリコン、酸化物半導体等が挙げられる。中でも、低消費電力及び高速駆動の観点からは、酸化物半導体が好ましい。酸化物半導体によれば、オフリーク電流(薄膜トランジスタ素子13がオフ状態であるときのリーク電流)が少ないために低消費電力が実現可能であり、オン電流(薄膜トランジスタ素子13がオン状態であるときの電流)が多いために高速駆動が実現可能である。酸化物半導体としては、例えば、インジウム、ガリウム、亜鉛、及び、酸素から構成される化合物、インジウム、スズ、亜鉛、及び、酸素から構成される化合物等が挙げられる。
[0044]
画素領域PR(画素P)には、薄膜トランジスタ素子13を覆うパッシベーション層が更に配置されていてもよい。また、そのパッシベーション層に設けられた開口を介してドレイン電極20と電気的に接続される画素電極が更に配置されていてもよい。
[0045]
(端子領域)
端子領域TRには、図3に示すように、端子11と、端子11から導出される引き出し配線12とが配置されている。図3では、端子11が、第一の端子11a、第二の端子11b、及び、第三の端子11cを含み、引き出し配線12が、第一の引き出し配線12a、第二の引き出し配線12b、及び、第三の引き出し配線12cを含む場合が例示されている。第一の引き出し配線12aは第一の端子11aから導出され、第二の引き出し配線12bは第二の端子11bから導出され、第三の引き出し配線12cは第三の端子11cから導出されている。第一の引き出し配線12a、第二の引き出し配線12b、及び、第三の引き出し配線12cは、独立して、異なるソース線15と電気的に接続されている。
[0046]
引き出し配線12の配置領域の詳細について、図6を参照して以下に説明する。図6は、図3中の線分A5-A6に対応する部分を示す断面模式図である。
[0047]
端子領域TRの断面視においては、図6に示すように、支持基材8bと、第一の引き出し配線12aと、第一の絶縁層21と、第二の引き出し配線12bと、第二の絶縁層22と、第三の引き出し配線12cとが順に配置されている。第一の引き出し配線12aは、支持基材8bの表面上に配置され、支持基材8bと接している。また、第一の引き出し配線12aは、第一の絶縁層21で覆われている。第二の引き出し配線12bは、第一の絶縁層21の支持基材8bとは反対側の表面上に配置され、第二の絶縁層22で覆われている。第三の引き出し配線12cは、第二の絶縁層22の支持基材8bとは反対側の表面上に配置されている。
[0048]
第一の引き出し配線12aは、第一の導電材料で構成されている。第一の導電材料としては、例えば、アルミニウム、銅、チタン、モリブデン、クロム等の金属材料が挙げられる。第一の引き出し配線12aは、1種類の導電材料の単層体であってもよく、複数種類の導電材料の積層体であってもよい。
[0049]
第二の引き出し配線12bは、ゲート線14及びゲート電極16と同じ第二の導電材料で構成されている。第二の引き出し配線12bは、1種類の導電材料の単層体であってもよく、複数種類の導電材料の積層体であってもよい。
[0050]
第三の引き出し配線12cは、ソース線15、ソース電極19、及び、ドレイン電極20と同じ第三の導電材料で構成されている。第三の引き出し配線12cは、1種類の導電材料の単層体であってもよく、複数種類の導電材料の積層体であってもよい。
[0051]
第二の絶縁層22は、ゲート絶縁層17と同じ第二の絶縁材料で構成されている。第二の絶縁層22は、1種類の絶縁材料の単層体であってもよく、複数種類の絶縁材料の積層体であってもよい。
[0052]
端子領域TRには、薄膜トランジスタ素子13を覆うパッシベーション層と同じ材料で構成され、かつ、第三の引き出し配線12cを覆うパッシベーション層が更に配置されていてもよい。また、そのパッシベーション層の表面上に、薄膜トランジスタ素子13のドレイン電極20と電気的に接続される画素電極と同じ材料で構成される導電層が更に配置されていてもよい。
[0053]
次に、薄膜トランジスタアレイ基板2の製造方法について、図7~9を参照して以下に説明する。図7は、実施形態1の薄膜トランジスタアレイ基板の製造方法に関し、薄膜トランジスタ素子の形成領域を示す断面模式図である(工程a~f)。図8は、実施形態1の薄膜トランジスタアレイ基板の製造方法に関し、引き出し配線の形成領域を示す断面模式図である(工程a~f)。図9は、実施形態1の薄膜トランジスタアレイ基板の製造方法に関し、端子の形成領域を示す断面模式図である(工程a~f)。
[0054]
(工程a)
最初に、第一の導電材料を、スパッタ法等を用いて支持基材8bの表面上に成膜した後、フォトリソグラフィー法を用いてパターニングを行う。これにより、引き出し配線の形成領域において、図8(a)に示すように、第一の引き出し配線12aを、支持基材8bと接するように形成する。また、端子の形成領域において、図9(a)に示すように、第一の導電パターン23を、支持基材8bと接するように形成する。この際、薄膜トランジスタ素子の形成領域には、図7(a)に示すように、第一の導電材料による層を残存させない。
[0055]
(工程b)
次に、第一の絶縁材料を、化学蒸着(CVD)法等を用いて成膜する。これにより、薄膜トランジスタ素子の形成領域において、図7(b)に示すように、第一の絶縁層21を、支持基材8bと接するように形成する。また、引き出し配線の形成領域において、図8(b)に示すように、第一の絶縁層21を、第一の引き出し配線12aを覆うように形成する。また、端子の形成領域において、第一の絶縁層21を、第一の導電パターン23を覆うように形成する。その後、端子の形成領域においては、図9(b)に示すように、第一の導電パターン23と重畳する第一の絶縁層21を部分的に除去し、開口を形成する。
[0056]
(工程c)
次に、第二の導電材料を、スパッタ法等を用いて成膜した後、フォトリソグラフィー法を用いてパターニングを行う。これにより、薄膜トランジスタ素子の形成領域において、図7(c)に示すように、ゲート電極16(ゲート線14:図示せず)を、第一の絶縁層21の支持基材8bとは反対側の表面上に形成する。また、引き出し配線の形成領域において、図8(c)に示すように、第二の引き出し配線12bを、第一の絶縁層21の支持基材8bとは反対側の表面上に形成する。また、端子の形成領域において、図9(c)に示すように、第二の導電パターン24を形成する。
[0057]
(工程d)
次に、第二の絶縁材料を、化学蒸着(CVD)法等を用いて成膜する。これにより、薄膜トランジスタ素子の形成領域において、図7(d)に示すように、ゲート絶縁層17を、ゲート電極16を覆うように形成する。その後、薄膜トランジスタ素子の形成領域においては、半導体層の材料を、スパッタ法等を用いてゲート絶縁層17の支持基材8bとは反対側の表面上に成膜した後、フォトリソグラフィー法を用いてパターニングを行う。これにより、薄膜トランジスタ素子の形成領域において、半導体層18を形成する。また、引き出し配線の形成領域において、図8(d)に示すように、第二の絶縁層22を、第二の引き出し配線12bを覆うように形成する。また、端子の形成領域において、図9(d)に示すように、第二の絶縁層22を、第二の導電パターン24を覆うように形成する。
[0058]
(工程e)
次に、端子の形成領域において、図9(e)に示すように、第二の導電パターン24と重畳する第二の絶縁層22を部分的に除去し、開口を形成する。この際、薄膜トランジスタ素子の形成領域及び引き出し配線の形成領域に対しては、図7(e)及び図8(e)に示すように、処理を行わない。
[0059]
(工程f)
次に、第三の導電材料を、スパッタ法等を用いて成膜した後、フォトリソグラフィー法を用いてパターニングを行う。これにより、薄膜トランジスタ素子の形成領域において、図7(f)に示すように、ソース電極19(ソース線15:図示せず)を半導体層18の一端を覆うように形成し、ドレイン電極20を半導体層18の他端を覆うように形成する。また、引き出し配線の形成領域において、図8(f)に示すように、第三の引き出し配線12cを、第二の絶縁層22の支持基材8bとは反対側の表面上に形成する。また、端子の形成領域において、図9(f)に示すように、第三の導電パターン25を形成する。
[0060]
以上より、薄膜トランジスタ素子の形成領域には、図7(f)に示すように、薄膜トランジスタ素子13が形成される。また、引き出し配線の形成領域には、図8(f)に示すように、第一の引き出し配線12a、第二の引き出し配線12b、及び、第三の引き出し配線12cが形成される。また、端子の形成領域には、図9(f)に示すように、第一の導電パターン23、第二の導電パターン24、及び、第三の導電パターン25で構成される第一の端子11aと、第二の導電パターン24、及び、第三の導電パターン25で構成される第二の端子11bと、第三の導電パターン25で構成される第三の端子11cとが形成される。
[0061]
薄膜トランジスタ素子の形成領域には、薄膜トランジスタ素子13を覆うパッシベーション層を更に形成してもよい。また、そのパッシベーション層に開口を形成した後に、その開口を介してドレイン電極20と電気的に接続するように画素電極を更に形成してもよい。
[0062]
引き出し配線の形成領域には、薄膜トランジスタ素子13を覆うパッシベーション層と同じ材料で構成され、かつ、第三の引き出し配線12cを覆うパッシベーション層を更に形成してもよい。また、そのパッシベーション層の表面上に、薄膜トランジスタ素子13のドレイン電極20と電気的に接続される画素電極と同じ材料で構成される導電層を更に形成してもよい。
[0063]
端子の形成領域には、薄膜トランジスタ素子13を覆うパッシベーション層と同じ材料で構成され、かつ、第一の端子11a、第二の端子11b、及び、第三の端子11cを覆うパッシベーション層を更に形成してもよい。また、そのパッシベーション層に開口を形成した後に、その開口を介して第三の導電パターン25と電気的に接続するように別の導電パターンを更に形成してもよい。
[0064]
本実施形態によれば、図6(図8(f))に示すように、引き出し配線12として、第一の引き出し配線12a、第二の引き出し配線12b、及び、第三の引き出し配線12cが互いに異なる層に配置されている。ここで、同じ層に配置される引き出し配線12(図6では、第一の引き出し配線12a)の間隔S及び幅Wには、製造プロセス上の制約がある。そのため、引き出し配線12をすべて同じ層に配置すると、端子領域TR(額縁領域FR)が広がり、狭額縁化が阻害されてしまう。これに対して、本実施形態によれば、上述したように、引き出し配線12が3層に分けて配置されているため、引き出し配線12がすべて同じ層に配置される場合と比較して、単位面積当たり3倍の密度で引き出し配線12が配置される。よって、引き出し配線12の本数を増加させても、端子領域TR(額縁領域FR)の広がりが抑制されるため、狭額縁化を効果的に図ることができる。
[0065]
本実施形態によれば、図5(図7(f))に示すように、画素領域PR(表示領域AR)において、ゲート電極16の下層側(支持基材8b側)の第一の絶縁層21が除去されずに配置されている。更に、図4に示すように、画素領域PR(表示領域AR)の平面視において、第一の絶縁層21の配置領域は、半導体層18の配置領域を包含している。これらにより、第一の絶縁層21の影響で半導体層18の表面に大きな段差が生じないため、第一の絶縁層21をドライエッチング法等によって除去する場合に発生した半導体層18の段切れが防止される。
[0066]
以上より、本実施形態によれば、狭額縁化を図る場合であっても薄膜トランジスタ素子13の半導体層18の段切れが防止される薄膜トランジスタアレイ基板2と、薄膜トランジスタアレイ基板2を備える液晶表示装置1とを実現することができる。
[0067]
また、本実施形態によれば、図5(図7(f))に示すように、支持基材8bとゲート電極16との間に第一の絶縁層21が配置されているため、支持基材8bの材料として、例えば、ポリイミド等の樹脂材料を用いた場合に、支持基材8b中の不純物とゲート電極16の第二の導電材料との反応が防止され、その結果、薄膜トランジスタ素子13の特性の変化、ゲート電極16の剥がれ等が防止される。すなわち、第一の絶縁層21は、ゲート電極16(薄膜トランジスタ素子13)にとって、支持基材8bに対するバリア層としても機能できる。
[0068]
[実施形態2]
実施形態2の液晶表示装置の構成について、図10を参照して以下に説明する。図10は、図4中の線分A3-A4に対応する部分を示す断面模式図であり、図5と異なる構成を示す。実施形態2の液晶表示装置は、画素領域(表示領域)において支持基材と接する導電層が更に配置されていること以外、実施形態1の液晶表示装置と同様であるため、重複する点については説明を適宜省略する。
[0069]
画素領域PR(画素P)の断面視においては、図10に示すように、支持基材8bと、導電層26と、第一の絶縁層21と、ゲート電極16と、ゲート絶縁層17と、半導体層18とが順に配置されている。導電層26は、支持基材8bの表面上に配置され、支持基材8bと接している。第一の絶縁層21は、導電層26の表面上に配置されている。ゲート電極16は、第一の絶縁層21の支持基材8bとは反対側の表面上に配置され、ゲート絶縁層17で覆われている。半導体層18は、ゲート絶縁層17の支持基材8bとは反対側の表面上に配置されている。半導体層18は、一端がソース電極19で覆われて電気的に接続されており、他端がドレイン電極20で覆われて電気的に接続されている。
[0070]
導電層26は、第一の引き出し配線12aと同じ第一の導電材料で構成されている。導電層26は、1種類の導電材料の単層体であってもよく、複数種類の導電材料の積層体であってもよい。
[0071]
次に、薄膜トランジスタアレイ基板2の製造方法について、図11を参照して以下に説明する。図11は、実施形態2の薄膜トランジスタアレイ基板の製造方法に関し、薄膜トランジスタ素子の形成領域を示す断面模式図である(工程a~f)。実施形態2の薄膜トランジスタアレイ基板の製造方法において、薄膜トランジスタ素子の形成領域以外の、引き出し配線の形成領域及び端子の形成領域については、実施形態1の薄膜トランジスタアレイ基板の製造方法と同様であり、図8、9で示される。
[0072]
(工程a)
最初に、第一の導電材料を、スパッタ法等を用いて支持基材8bの表面上に成膜した後、フォトリソグラフィー法を用いてパターニングを行う。これにより、薄膜トランジスタ素子の形成領域において、図11(a)に示すように、導電層26を、支持基材8bと接するように形成する。また、引き出し配線の形成領域において、図8(a)に示すように、第一の引き出し配線12aを、支持基材8bと接するように形成する。また、端子の形成領域において、図9(a)に示すように、第一の導電パターン23を、支持基材8bと接するように形成する。
[0073]
(工程b)
次に、第一の絶縁材料を、化学蒸着(CVD)法等を用いて成膜する。これにより、薄膜トランジスタ素子の形成領域において、図11(b)に示すように、第一の絶縁層21を、導電層26の支持基材8bとは反対側の表面上に形成する。また、引き出し配線の形成領域において、図8(b)に示すように、第一の絶縁層21を、第一の引き出し配線12aを覆うように形成する。また、端子の形成領域において、第一の絶縁層21を、第一の導電パターン23を覆うように形成する。その後、端子の形成領域においては、図9(b)に示すように、第一の導電パターン23と重畳する第一の絶縁層21を部分的に除去し、開口を形成する。
[0074]
(工程c)
次に、第二の導電材料を、スパッタ法等を用いて成膜した後、フォトリソグラフィー法を用いてパターニングを行う。これにより、薄膜トランジスタ素子の形成領域において、図11(c)に示すように、ゲート電極16(ゲート線14:図示せず)を、第一の絶縁層21の支持基材8bとは反対側の表面上に形成する。また、引き出し配線の形成領域において、図8(c)に示すように、第二の引き出し配線12bを、第一の絶縁層21の支持基材8bとは反対側の表面上に形成する。また、端子の形成領域において、図9(c)に示すように、第二の導電パターン24を形成する。
[0075]
(工程d)
次に、第二の絶縁材料を、化学蒸着(CVD)法等を用いて成膜する。これにより、薄膜トランジスタ素子の形成領域において、図11(d)に示すように、ゲート絶縁層17を、ゲート電極16を覆うように形成する。その後、薄膜トランジスタ素子の形成領域においては、半導体層の材料を、スパッタ法等を用いてゲート絶縁層17の支持基材8bとは反対側の表面上に成膜した後、フォトリソグラフィー法を用いてパターニングを行う。これにより、薄膜トランジスタ素子の形成領域において、半導体層18を形成する。また、引き出し配線の形成領域において、図8(d)に示すように、第二の絶縁層22を、第二の引き出し配線12bを覆うように形成する。また、端子の形成領域において、図9(d)に示すように、第二の絶縁層22を、第二の導電パターン24を覆うように形成する。
[0076]
(工程e)
次に、端子の形成領域において、図9(e)に示すように、第二の導電パターン24と重畳する第二の絶縁層22を部分的に除去し、開口を形成する。この際、薄膜トランジスタ素子の形成領域及び引き出し配線の形成領域に対しては、図11(e)及び図8(e)に示すように、処理を行わない。
[0077]
(工程f)
次に、第三の導電材料を、スパッタ法等を用いて成膜した後、フォトリソグラフィー法を用いてパターニングを行う。これにより、薄膜トランジスタ素子の形成領域において、図11(f)に示すように、ソース電極19(ソース線15:図示せず)を半導体層18の一端を覆うように形成し、ドレイン電極20を半導体層18の他端を覆うように形成する。また、引き出し配線の形成領域において、図8(f)に示すように、第三の引き出し配線12cを、第二の絶縁層22の支持基材8bとは反対側の表面上に形成する。また、端子の形成領域において、図9(f)に示すように、第三の導電パターン25を形成する。
[0078]
本実施形態によれば、実施形態1と同様に、狭額縁化を図る場合であっても薄膜トランジスタ素子13の半導体層18の段切れが防止される薄膜トランジスタアレイ基板2と、薄膜トランジスタアレイ基板2を備える液晶表示装置1とを実現することができる。
[0079]
また、本実施形態によれば、図10(図11(f))に示すように、画素領域PR(表示領域AR)において、支持基材8bと第一の絶縁層21との間に、第一の引き出し配線12aと同じ第一の導電材料で構成され、かつ、支持基材8bと接する導電層26が配置されている。導電層26は、画像表示のためのゲート線14及びソース線15等の信号配線と異なり、例えば、使用者が画像表示面をタッチする位置を検出するための信号配線、いわゆる、タッチパネル用配線として使用可能である。この場合、画素領域PR(表示領域AR)において、導電層26と他の導電層(例えば、ゲート電極16(ゲート線14))との間に形成される静電容量の変動を検出することにより、使用者が画像表示面をタッチする位置が検出される。よって、本実施形態によれば、タッチパネル用配線が画素領域PR(表示領域AR)内に配置されている、いわゆる、インセル型タッチパネルを実現することもできる。
[0080]
[付記]
本発明の一態様は、画素領域に薄膜トランジスタ素子を備え、かつ、端子領域に端子を備える薄膜トランジスタアレイ基板であって、上記画素領域の断面視において、支持基材と、絶縁層と、ゲート電極と、ゲート絶縁層と、半導体層とが順に配置され、上記画素領域の平面視において、上記絶縁層の配置領域は、上記半導体層の配置領域を包含し、上記端子領域の断面視において、上記支持基材と、上記端子から導出される引き出し配線と、上記絶縁層とが順に配置されている薄膜トランジスタアレイ基板であってもよい。本態様によれば、狭額縁化を図る場合であっても上記薄膜トランジスタ素子の上記半導体層の段切れが防止される薄膜トランジスタアレイ基板が実現される。
[0081]
本発明の一態様において、上記画素領域の断面視において、上記絶縁層は上記支持基材と接しており、上記端子領域の断面視において、上記引き出し配線は上記支持基材と接していてもよい。このような構成によれば、上記支持基材中の不純物と上記ゲート電極の材料との反応が防止され、その結果、上記薄膜トランジスタ素子の特性の変化、上記ゲート電極の剥がれ等が防止される。すなわち、上記絶縁層は、上記ゲート電極(上記薄膜トランジスタ素子)にとって、上記支持基材に対するバリア層としても機能できる。
[0082]
本発明の一態様において、上記画素領域の断面視において、上記支持基材と上記絶縁層との間には、上記引き出し配線と同じ導電材料で構成され、かつ、上記支持基材と接する導電層が更に配置され、上記端子領域の断面視において、上記引き出し配線は上記支持基材と接していてもよい。このような構成によれば、上記薄膜トランジスタアレイ基板が表示装置に適用される場合に、上記導電層が、例えば、使用者が画像表示面をタッチする位置を検出するための信号配線、いわゆる、タッチパネル用配線として使用可能である。この場合、上記画素領域において、上記導電層と他の導電層(例えば、上記ゲート電極)との間に形成される静電容量の変動を検出することにより、使用者が画像表示面をタッチする位置が検出される。よって、このような構成によれば、タッチパネル用配線が上記画素領域内に配置されている、いわゆる、インセル型タッチパネルを実現することもできる。
[0083]
本発明の別の一態様は、上記薄膜トランジスタアレイ基板を備える表示装置であってもよい。本態様によれば、狭額縁化を図る場合であっても上記薄膜トランジスタ素子の上記半導体層の段切れが防止される表示装置が実現される。
[0084]
本発明の別の一態様において、上記表示装置は、液晶表示装置であってもよい。このような構成によれば、上記薄膜トランジスタアレイ基板を液晶表示装置に適用することができる。上記薄膜トランジスタアレイ基板が適用可能な上記表示装置の種類は特に限定されず、液晶表示装置の他に、例えば、有機エレクトロルミネッセンス表示装置であってもよい。

符号の説明

[0085]
1:液晶表示装置
2、102:薄膜トランジスタアレイ基板
3:カラーフィルタ基板
4:液晶層
5:シール材
6:ゲート線制御回路
7:ドライバー用半導体チップ
8a、8b、108:支持基材
9R、9G、9B:カラーフィルタ層
10:ブラックマトリクス
11:端子
11a:第一の端子
11b:第二の端子
11c:第三の端子
12:引き出し配線
12a:第一の引き出し配線
12b:第二の引き出し配線
12c:第三の引き出し配線
13、113:薄膜トランジスタ素子
14:ゲート線
15:ソース線
16、116:ゲート電極
17、117:ゲート絶縁層
18、118:半導体層
19、119:ソース電極
20、120:ドレイン電極
21:第一の絶縁層
22:第二の絶縁層
23:第一の導電パターン
24:第二の導電パターン
25:第三の導電パターン
26:導電層
121:絶縁層
PR:画素領域
AR:表示領域
TR:端子領域
FR:額縁領域
P:画素
S:引き出し配線の間隔
W:引き出し配線の幅

請求の範囲

[請求項1]
画素領域に薄膜トランジスタ素子を備え、かつ、端子領域に端子を備える薄膜トランジスタアレイ基板であって、
前記画素領域の断面視において、支持基材と、絶縁層と、ゲート電極と、ゲート絶縁層と、半導体層とが順に配置され、
前記画素領域の平面視において、前記絶縁層の配置領域は、前記半導体層の配置領域を包含し、
前記端子領域の断面視において、前記支持基材と、前記端子から導出される引き出し配線と、前記絶縁層とが順に配置されていることを特徴とする薄膜トランジスタアレイ基板。
[請求項2]
前記画素領域の断面視において、前記絶縁層は前記支持基材と接しており、
前記端子領域の断面視において、前記引き出し配線は前記支持基材と接していることを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
[請求項3]
前記画素領域の断面視において、前記支持基材と前記絶縁層との間には、前記引き出し配線と同じ導電材料で構成され、かつ、前記支持基材と接する導電層が更に配置され、
前記端子領域の断面視において、前記引き出し配線は前記支持基材と接していることを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
[請求項4]
請求項1~3のいずれかに記載の薄膜トランジスタアレイ基板を備えることを特徴とする表示装置。
[請求項5]
液晶表示装置であることを特徴とする請求項4に記載の表示装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]