WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2018100422) COMMANDE D’UNITÉS DE TRAITEMENT REDONDANTES
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication : WO/2018/100422 N° de la demande internationale : PCT/IB2017/001267
Date de publication : 07.06.2018 Date de dépôt international : 19.10.2017
CIB :
G05B 19/042 (2006.01) ,G05B 19/05 (2006.01) ,G06F 11/07 (2006.01) ,G05B 23/02 (2006.01)
Déposants : WAGO VERWALTUNGSGESELLSCHAFT MIT BESCHRÄNKTER HAFTUNG[DE/DE]; Hansastrasse 27 32423 Minden, DE
Inventeurs : WEIDNER, Markus; DE
Mandataire : MÜLLER, Wolf-Christian; c/o Wago Kontakttechnik GmbH & Co. KG Hansastrasse 27 32423 Minden, DE
Données relatives à la priorité :
20 2016 007 417.303.12.2016DE
Titre (EN) CONTROL OF REDUNDANT PROCESSING UNITS
(FR) COMMANDE D’UNITÉS DE TRAITEMENT REDONDANTES
(DE) STEUERUNG REDUNDANTER VERARBEITUNGSEINHEITEN
Abrégé : front page image
(EN) The invention relates to a circuit. The circuit comprises three clock sources, a first processing unit connected to the first clock source, a second processing unit connected to the second clock source, and an input unit. The first processing unit has a first logic circuit and a first memory circuit connected to the first logic circuit, wherein a first set of instructions, which is designed to implement a first control program when executed by the first logic circuit, is stored in the first memory circuit, wherein the first clock source specifies a clock timing of the execution of the first set of instructions. The second processing unit has a second logic circuit and a second memory circuit connected to the second logic circuit, wherein a second set of instructions, which is designed to implement a second control program when executed by the second logic circuit, is stored in the second memory circuit, wherein the second clock source specifies a clock timing of the execution of the second set of instructions and the second set of instructions is a functionally identical copy of the first set of instructions. The first processing unit is designed, in response to a signal of the third clock source, to query an input state of the input unit and to output the queried input state at an output of the first processing unit. A second input of the second processing unit is connected to the output of the first processing unit, and the first processing unit and the second processing unit are designed to determine the outputted input state after a predefined nominal duration after the signal of the third clock source and, if the determined input state indicates execution of the instructions, to execute the instructions. The circuit is also designed to compare a first control signal produced by the first processing unit by the execution of the first set of instructions with a second control signal produced by the second processing unit by the execution of the second set of instructions, and, in the case of deviations between the first control signal and the second control signal, to output an error signal.
(FR) L’invention concerne un circuit. Le circuit comprend trois sources d’horloge, une première unité de traitement reliée à la première source d’horloge, une seconde unité de traitement reliée à la deuxième source d’horloge et une unité d’entrée. La première unité de traitement comporte un premier circuit logique et un premier circuit de mémoire relié au premier circuit logique. Un premier ensemble d’instructions, conçu pour implémenter un premier programme de commande lorsqu’elles sont exécutées par le premier circuit logique, est mémorisé dans le premier circuit de mémoire. La première source d’horloge spécifie une cadence d’exécution du premier ensemble d’instructions. La seconde unité de traitement comporte un second circuit logique et un second circuit de mémoire relié au second circuit logique. Un second ensemble d’instructions, conçu pour implémenter un second programme de commande lorsqu’elles sont exécutées par le second circuit logique, est mémorisé dans le second circuit de mémoire. La seconde source d’horloge spécifie une cadence d’exécution du second ensemble d’instructions et le second ensemble d’instructions est une copie fonctionnellement identique du premier ensemble d’instructions. La première unité de traitement est conçue pour interroger un état d’entrée de l’unité d’entrée en réaction à un signal de la troisième source d’horloge et pour délivrer l’état d’entrée interrogé à une sortie de la première unité de traitement. Une seconde entrée de la seconde unité de traitement est reliée à la sortie de la première unité de traitement et la première unité de traitement et la seconde unité de traitement sont conçues pour déterminer l’état d’entrée délivré après un intervalle de temps nominal prédéterminé après le signal de la troisième source d’horloge et pour exécuter les instructions lorsque l’état d’entrée déterminé indique d’exécuter les instructions. Le circuit est en outre conçu pour comparer un premier signal de commande, généré par la première unité de traitement par exécution du premier ensemble d’instructions, avec un second signal de commande généré par la seconde unité par exécution du second ensemble d’instructions et pour émettre un signal d’erreur en cas d’écart entre le premier signal de commande et le second signal de commande.
(DE) Gezeigt wird eine Schaltung. Die Schaltung umfasst drei Taktquellen, eine mit der ersten Taktquelle verbundene erste Verarbeitungseinheit, eine mit der zweiten Taktquelle verbundene zweite Verarbeitungseinheit und eine Eingabeeinheit. Die erste Verarbeitungseinheit weist eine erste Logikschaltung und eine mit der ersten Logikschaltung verbundene erste Speicherschaltung auf, wobei in der ersten Speicherschaltung ein erster Satz an Anweisungen gespeichert ist, der dazu eingerichtet ist, bei Ausführung durch die erste Logikschaltung ein erstes Steuerprogramm zu implementieren, wobei die erste Taktqüelle einen Takt der Ausführung des ersten Satzes an Anweisungen vorgibt. Die zweite Verarbeitungseinheit weist eine zweite Logikschaltung und eine mit der zweiten Logikschaltung verbundene zweite Speicherschaltung auf, wobei in der zweiten Speicherschaltung ein zweiter Satz an Anweisungen gespeichert ist, der dazu eingerichtet ist, bei Ausführung durch die zweite Logikschaltung ein zweites Steuerprogramm zu implementieren, wobei die zweite Taktquelle einen Takt der Ausführung des zweiten Satzes an Anweisungen vorgibt und der zweite Satz an Anweisungen eine funktional identische Kopie des ersten Satzes an Anweisungen ist. Die erste Verarbeitungseinheit ist dazu eingerichtet, in Reaktion auf ein Signal der dritten Taktquelle einen Eingabezustand der Eingabeeinheit abzufragen und den abgefragten Eingabezustand an einem Ausgang der ersten Verarbeitungseinheit auszugeben. Ein zweiter Eingang der zweiten Verarbeitungseinheit ist an dem Ausgang der ersten Verarbeitungseinheit angeschlossen und die erste Verarbeitungseinheit und die zweite Verarbeitungseinheit sind dazu eingerichtet, den ausgegebenen Eingabezustand nach einer vorbestimmten nominellen Zeitdauer nach dem Signal der dritten Taktquelle zu bestimmen und, wenn der bestimmte Eingabezustand ein Ausführen der Anweisungen anzeigt, die Anweisungen auszuführen. Die Schaltung ist ferner dazu eingerichtet, ein von der ersten Verarbeitungseinheit durch Ausführen des ersten Satzes an Anweisungen erzeugtes erstes Steuersignal mit einem von der zweiten Verarbeitungseinheit durch Ausführen des zweiten Satzes an Anweisungen erzeugten zweiten Steuersignal zu vergleichen, und bei Abweichungen zwischen dem ersten Steuersignal und dem zweiten Steuersignal ein Fehlersignal auszugeben.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)