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1. (WO2018067254) DÉCODAGE D'ADRESSE DE LECTURE ET D'ÉCRITURE SÉPARÉ DANS UN SYSTÈME DE MÉMOIRE POUR PRENDRE EN CHARGE DES OPÉRATIONS SIMULTANÉES DE LECTURE ET D'ÉCRITURE DE MÉMOIRE
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N° de publication : WO/2018/067254 N° de la demande internationale : PCT/US2017/050040
Date de publication : 12.04.2018 Date de dépôt international : 05.09.2017
Demande présentée en vertu du Chapitre 2 : 26.07.2018
CIB :
G11C 7/10 (2006.01) ,G11C 8/10 (2006.01) ,G11C 11/419 (2006.01) ,G11C 11/418 (2006.01) ,G11C 8/08 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
7
Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
10
Dispositions d'interface d'entrée/sortie (E/S, I/O) de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
8
Dispositions pour sélectionner une adresse dans une mémoire numérique
10
Décodeurs
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
11
Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21
utilisant des éléments électriques
34
utilisant des dispositifs à semi-conducteurs
40
utilisant des transistors
41
formant des cellules avec réaction positive, c. à d. des cellules ne nécessitant pas de rafraîchissement ou de régénération de la charge, p.ex. multivibrateur bistable, déclencheur de Schmitt
413
Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture, la synchronisation ou la réduction de la consommation
417
pour des cellules de mémoire du type à effet de champ
419
Circuits de lecture-écriture (R-W)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
11
Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21
utilisant des éléments électriques
34
utilisant des dispositifs à semi-conducteurs
40
utilisant des transistors
41
formant des cellules avec réaction positive, c. à d. des cellules ne nécessitant pas de rafraîchissement ou de régénération de la charge, p.ex. multivibrateur bistable, déclencheur de Schmitt
413
Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture, la synchronisation ou la réduction de la consommation
417
pour des cellules de mémoire du type à effet de champ
418
Circuits d'adressage
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
8
Dispositions pour sélectionner une adresse dans une mémoire numérique
08
Circuits de commande de lignes de mots, p.ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, pour lignes de mots
Déposants :
QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventeurs :
GARG, Manish; US
Mandataire :
TERRANOVA, Steven, N.; US
Données relatives à la priorité :
15/429,84210.02.2017US
62/403,74004.10.2016US
Titre (EN) SEPARATE READ AND WRITE ADDRESS DECODING IN A MEMORY SYSTEM TO SUPPORT SIMULTANEOUS MEMORY READ AND WRITE OPERATIONS
(FR) DÉCODAGE D'ADRESSE DE LECTURE ET D'ÉCRITURE SÉPARÉ DANS UN SYSTÈME DE MÉMOIRE POUR PRENDRE EN CHARGE DES OPÉRATIONS SIMULTANÉES DE LECTURE ET D'ÉCRITURE DE MÉMOIRE
Abrégé :
(EN) Memory systems that provide separate read and write address decoding to support simultaneous memory read and write operations are disclosed. Separating read and write address decoding can avoid circuit conflicts for a simultaneous memory read and write operation even if employing single port memory bit cells. The read and write addresses of respective read and write operations are separately decoded into read and write row and column selects driven to a memory array so that simultaneous read and write operations are not affected by each other. To avoid a circuit conflict for a simultaneous read and write operation, the memory system is configured to prioritize a write row select over a read row select to drive a row of memory bit cells in the memory array. In this manner, that write operation will always be successful regardless of whether the read and write row select are to the same row.
(FR) L'invention concerne également des systèmes de mémoire qui fournissent un décodage d'adresse de lecture et d'écriture séparé pour prendre en charge des opérations simultanées de lecture et d'écriture de mémoire. Séparer un décodage d'adresse de lecture et d'écriture peut éviter des conflits de circuit pour une opération de lecture et d'écriture de mémoire simultanée même si l'on utilise des cellules binaires de mémoire à port unique. Les adresses de lecture et d'écriture des opérations de lecture et d'écriture respectives sont décodées séparément pour lire et écrire des sélections de lignes et de colonnes entraînées vers un réseau de mémoire de sorte que des opérations de lecture et d'écriture simultanées ne soient pas affectées l'une par l'autre. Pour éviter un conflit de circuit pour une opération de lecture et d'écriture simultanées, le système de mémoire est configuré pour hiérarchiser une sélection de lignes d'écriture sur une sélection de lignes de lecture pour entraîner une ligne de cellules binaires de mémoire dans le réseau de mémoire. De cette manière, cette opération d'écriture sera toujours réussie indépendamment du fait que la sélection de lignes de lecture et d'écriture correspond à la même ligne.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)