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1. (WO2018061851) SUBSTRAT À MATRICE ACTIVE ET PROCÉDÉ DE FABRICATION ASSOCIÉ
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明 細 書

発明の名称 アクティブマトリクス基板およびその製造方法

技術分野

0001  

背景技術

0002   0003   0004   0005   0006   0007  

先行技術文献

特許文献

0008  

発明の概要

発明が解決しようとする課題

0009   0010  

課題を解決するための手段

0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023  

発明の効果

0024  

図面の簡単な説明

0025  

発明を実施するための形態

0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135  

産業上の利用可能性

0136  

符号の説明

0137  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13  

図面

1   2   3   4   5   6   7   8   9   10   11  

明 細 書

発明の名称 : アクティブマトリクス基板およびその製造方法

技術分野

[0001]
 本発明は、酸化物半導体を用いて形成されたアクティブマトリクス基板およびその製造方法に関する。

背景技術

[0002]
 液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ(Thin Film Transistor;以下、「TFT」)などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするTFT(以下、「アモルファスシリコンTFT」)や多結晶シリコン膜を活性層とするTFT(以下、「多結晶シリコンTFT」)が広く用いられている。
[0003]
 アクティブマトリクス基板は、種々の動作モードの液晶表示装置に採用されている。例えば特許文献1は、FFSモード(Fringe Field Switching)などの横方向電界方式の動作モードの液晶表示装置に適用可能なアクティブマトリクス基板を開示している。このようなアクティブマトリクス基板では、各画素において、TFTの上方に、共通電極および画素電極が絶縁膜を介して設けられている。これらの電極のうち液晶層側に位置する電極(例えば画素電極)には、スリット状の開口が形成されている。これにより、画素電極から出て液晶層を通り、さらにスリット状の開口を通って共通電極に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。
[0004]
 近年、アクティブマトリクス基板に用いられるTFTの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いる場合がある。このようなTFTを「酸化物半導体TFT」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体TFTは、アモルファスシリコンTFTよりも高速で動作することが可能である。酸化物半導体層を活性層とするTFT(以下、「酸化物半導体TFT」と称する。)を用いることが知られている。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体TFTは、アモルファスシリコンTFTよりも高速で動作することが可能である。
[0005]
 一方、ゲートドライバやソースドライバなどの駆動回路を、基板上にモノリシック(一体的)に設ける技術が知られている。最近では、これらの駆動回路(モノリシックドライバ)を、酸化物半導体TFTを用いて作製する技術が利用されている。本明細書では、駆動回路を構成するTFTを「回路用TFT」、スイッチング素子として各画素に設けられるTFTを「画素用TFT」と呼んで、両者を区別する。
[0006]
 アクティブマトリクス基板上に形成された酸化物半導体TFTは、通常、無機絶縁膜などの絶縁保護膜(パッシベーション膜)で覆われている。パッシベーション膜上に、平坦化のための有機絶縁層がさらに形成される場合もある。
[0007]
 ところで、酸化物半導体TFTでは、例えば酸化物半導体層がプロセスダメージを受けると、酸化物半導体層に酸素欠陥が生じて低抵抗化され、所望のTFT特性が得られない可能性がある。そこで、酸化物半導体層の酸素欠陥を低減する目的で、パッシベーション膜として、酸素を含む絶縁層(例えば酸化シリコン層)を用いることが知られている。例えば特許文献2は、酸化シリコン層と窒化シリコン層との積層構造を有するパッシベーション膜を用いることを開示している。このようなパッシベーション膜を、「積層パッシベーション膜」と呼ぶ。ボトムゲート構造を有する酸化物半導体TFTでは、積層パッシベーション膜の最下層(すなわち酸化物半導体層と接する層)として、酸化シリコン層を用いることにより、酸化物半導体層に生じた酸素欠損を、酸化シリコン層に含まれる酸素で回復することが可能となる。また、窒化シリコン層は、酸化シリコン層よりも水分や不純物の拡散防止効果に優れている。従って、積層パッシベーション膜を用いると、酸化シリコン膜を単層で用いる場合よりも、酸化物半導体層への水分等の侵入をより効果的に抑制できる。

先行技術文献

特許文献

[0008]
特許文献1 : 特開2010-243894号公報
特許文献2 : 国際公開第2012/029644号

発明の概要

発明が解決しようとする課題

[0009]
 しかしながら、本発明者が検討したところ、横方向電界方式の動作モードの液晶表示装置に適用されるアクティブマトリクス基板において、上述した積層パッシベーション膜を用いると、所望の形状を有する画素コンタクトホールの形成が困難となる場合があることが分かった。「画素コンタクトホール」とは、画素電極と画素用TFTとを接続するために、層間絶縁層に設けられる開口部である。画素コンタクトホールの加工性が低下すると、画素コンタクトホール内に形成される画素電極の被覆性が低くなり、段切れを生じるおそれがある。これは、アクティブマトリクス基板の信頼性を低下させる要因となり得る。本発明者による詳細な検討結果は後述する。
[0010]
 本発明の一実施形態は上記事情に鑑みてなされたものであり、その目的は、酸化物半導体TFTを備えた、信頼性の高いアクティブマトリクス基板を提供することにある。

課題を解決するための手段

[0011]
 本発明の一実施形態のアクティブマトリクス基板は、複数の画素領域を備えたアクティブマトリクス基板であって、前記複数の画素領域のそれぞれは、基板と、前記基板に支持され、活性層として酸化物半導体層を有する薄膜トランジスタと、前記薄膜トランジスタを覆うように形成された無機絶縁層と、前記無機絶縁層上に形成された有機絶縁層と、前記有機絶縁層上に配置された共通電極と、前記共通電極上に誘電体層を介して配置された画素電極と、前記画素電極と、前記薄膜トランジスタのドレイン電極とを電気的に接続する画素コンタクト部とを備え、前記無機絶縁層は、酸化シリコンを主に含む酸化シリコン層と、前記酸化シリコン層上に配置された、窒化シリコンを主に含む窒化シリコン層とを含む積層構造を有し、前記誘電体層は、窒化シリコンを主に含み、前記画素電極は、前記無機絶縁層、前記有機絶縁層および前記誘電体層に設けられた画素コンタクトホール内で、前記ドレイン電極と接しており、前記画素コンタクトホールは、前記無機絶縁層、前記有機絶縁層および前記誘電体層にそれぞれ形成された第1開口部、第2開口部および第3開口部で構成されており、前記第1開口部の側面と前記第2開口部の側面とは整合しており、前記第2開口部の前記側面は、前記基板に対して第1の角度で傾斜した第1部分と、前記第1部分の上方に位置し、前記基板に対して、前記第1の角度よりも大きい第2の角度で傾斜した第2部分と、前記第1部分と前記第2部分との間に位置し、前記基板に対する傾斜角度が不連続に変化する境界とを含む。
[0012]
 ある実施形態において、基板1の法線方向から見て、前記第3開口部は、前記第1開口部および前記第2開口部の内部に位置している。
[0013]
 ある実施形態において、前記境界において、前記第1部分と前記第2部分とのなす角度は120°以上170°以下である。
[0014]
 本発明の他の実施形態のアクティブマトリクス基板は、複数の画素領域を備えたアクティブマトリクス基板であって、前記複数の画素領域のそれぞれは、前記基板に支持され、活性層として酸化物半導体層を有する薄膜トランジスタと、前記薄膜トランジスタを覆うように形成された無機絶縁層と、前記無機絶縁層上に形成された有機絶縁層と、前記有機絶縁層上に配置された共通電極と、前記共通電極上に誘電体層を介して配置された画素電極と、前記画素電極と、前記薄膜トランジスタのドレイン電極とを電気的に接続する画素コンタクト部とを備え、前記無機絶縁層は、酸化シリコンを主に含む酸化シリコン層と、前記酸化シリコン層上に配置された、窒化シリコンを主に含む窒化シリコン層とを含む積層構造を有し、前記誘電体層は、窒化シリコンを主に含み、前記画素電極は、前記無機絶縁層、前記有機絶縁層および前記誘電体層に設けられた画素コンタクトホール内で、前記ドレイン電極と接しており、前記画素コンタクトホールは、前記無機絶縁層、前記有機絶縁層および前記誘電体層にそれぞれ形成された第1開口部、第2開口部および第3開口部で構成されており、前記第1開口部の側面の少なくとも一部は前記有機絶縁層で覆われており、前記基板の法線方向から見て、前記第3開口部は、前記第1開口部および前記第2開口部の内部に位置している。
[0015]
 ある実施形態において、前記基板の法線方向から見て、前記第2開口部は前記第1開口部の内部に位置している。
[0016]
 ある実施形態において、前記基板の法線方向から見て、前記第2開口部の一部のみが前記第1開口部の内部に位置している。
[0017]
 ある実施形態において、端子部をさらに備え、前記端子部は、前記ゲート絶縁層上に配置されたソース接続部と、前記ソース接続部上に延設された前記無機絶縁層と、前記無機絶縁層上に延設され、前記無機絶縁層の上面と接する前記誘電体層と、前記誘電体層上に配置された上部接続部とを備え、前記上部接続部は、前記無機絶縁層および前記誘電体層に形成された端子部コンタクトホール内で前記ソース接続部と接しており、前記端子部コンタクトホールは、前記無機絶縁層および前記誘電体層にそれぞれ形成された第4開口部および第5開口部で構成されており、基板1の法線方向から見て、前記第5開口部は、前記第4開口部の内部に位置し、前記第4開口部の側面は前記誘電体層で覆われている。
[0018]
 ある実施形態において、前記薄膜トランジスタはチャネルエッチ構造を有する。
[0019]
 ある実施形態において、前記薄膜トランジスタの前記酸化物半導体層は、In-Ga-Zn-O系半導体を含む。
[0020]
 ある実施形態において、前記酸化物半導体層は結晶質部分を含む。
[0021]
 ある実施形態において、前記酸化物半導体層は積層構造を有する。
[0022]
 本発明の一実施形態のアクティブマトリクス基板の製造方法は、(a)基板上に、酸化物半導体層を活性層とする薄膜トランジスタを形成する工程と、(b)前記薄膜トランジスタを覆うように無機絶縁層を形成する工程であって、前記無機絶縁層は、酸化シリコンを主に含む酸化シリコン層と、前記酸化シリコン層上に配置され、窒化シリコンを主に含む窒化シリコン層とを含む積層構造を有する、工程と、(c)前記無機絶縁層上に、前記無機絶縁層の一部を露出する第2開口部を有する有機絶縁層を形成する工程と、(d)前記有機絶縁層の上面上および前記第2開口部の側面の一部上にレジストマスクを形成する工程であって、前記レジストマスクの端部は前記第2開口部の前記側面上に位置し、前記有機絶縁層の一部は前記レジストマスクから露出している、工程と、(e)前記レジストマスクを用いて、前記無機絶縁層のパターニングを行う工程であって、これにより、前記無機絶縁層に前記ドレイン電極の一部を露出する第1開口部が形成されるとともに、前記有機絶縁層のうち前記レジストマスクから露出した部分の表層もエッチングされる、工程と、(f)前記有機絶縁層上に共通電極を形成する工程と、(g)前記有機絶縁層上、前記第2開口部内および前記第1開口部内に配置され、かつ、前記ドレイン電極の一部を露出する第3開口部を有する誘電体層を形成する工程であって、前記誘電体層は窒化シリコンを主に含む、工程と、(h)前記誘電体層上、および、前記画素コンタクトホール内に、前記画素コンタクトホール内で前記ドレイン電極と接する画素電極を形成する工程とを包含する。
[0023]
 本発明の他の実施形態のアクティブマトリクス基板の製造方法は、上記のアクティブマトリクス基板を製造する方法であって、(a)基板上に、酸化物半導体層を活性層とする薄膜トランジスタを形成する工程と、(b)前記薄膜トランジスタを覆うように無機絶縁層を形成する工程であって、前記無機絶縁層は、酸化シリコンを主に含む酸化シリコン層と、前記酸化シリコン層上に配置され、窒化シリコンを主に含む窒化シリコン層とを含む積層構造を有する、工程と、(c)前記無機絶縁層に、前記薄膜トランジスタのドレイン電極の一部を露出する第1開口部を形成する工程と、(d)前記無機絶縁層上および前記第1開口部内に、前記第1開口部の側面の少なくとも一部を覆うように配置され、かつ、前記ドレイン電極の一部を露出する第2開口部を有する有機絶縁層を形成する工程と、(e)前記有機絶縁層上に共通電極を形成する工程と、(f)前記有機絶縁層上、前記第2開口部内および前記第1開口部内に配置され、かつ、前記ドレイン電極の一部を露出する第3開口部を有する誘電体層を形成する工程であって、前記誘電体層は窒化シリコンを主に含み、前記基板の法線方向から見て、前記第3開口部は、前記第1開口部および前記第2開口部の内部に位置している、工程と、(g)前記誘電体層上、および、前記第1開口部、前記第2開口部および前記第3開口部で構成される画素コンタクトホール内に、前記画素コンタクトホール内で前記ドレイン電極と接する画素電極を形成する工程とを包含する。

発明の効果

[0024]
 本発明の一実施形態によると、酸化物半導体TFTを備えた、信頼性の高い酸化物半導体TFTを備えたアクティブマトリクス基板およびその製造方法が提供される。

図面の簡単な説明

[0025]
[図1] (a)は、本実施形態のアクティブマトリクス基板100における1つの画素領域の一部を示す模式的な平面図であり、(b)および(c)は、それぞれ、アクティブマトリクス基板100における画素コンタクト部102および酸化物半導体TFT101の一例を示す模式的な断面図である。
[図2] (a)~(e)は、それぞれ、アクティブマトリクス基板100における画素コンタクト部および端子部の製造方法の一例を示す工程断面図である。
[図3] (a)および(b)は、それぞれ、アクティブマトリクス基板100における画素コンタクト部および端子部の製造方法の一例を示す工程断面図である。
[図4] アクティブマトリクス基板100における画素コンタクトホールの断面SEM像を示す図である。
[図5] (a)は、第2の実施形態のアクティブマトリクス基板200における1つの画素領域の一部を示す模式的な平面図であり、(b)は、アクティブマトリクス基板200における画素コンタクト部202の一例を示す模式的な断面図であり、(c)および(d)は、それぞれ、画素コンタクト部202における画素コンタクトホールCH1の変形例を示す模式的な平面図である。
[図6] (a)~(f)は、それぞれ、アクティブマトリクス基板200における画素コンタクト部および端子部の製造方法の一例を示す工程断面図である。
[図7] 第3の実施形態のアクティブマトリクス基板700の一例を示す模式的な平面図である。
[図8] アクティブマトリクス基板700における結晶質シリコンTFT710Aおよび酸化物半導体TFT710Bの断面図である。
[図9] (a)~(f)は、それぞれ、参考例のアクティブマトリクス基板における画素コンタクト部および端子部の形成方法を説明する工程断面図である。
[図10] 参考例のアクティブマトリクス基板における画素コンタクトホールの一部を模式的に示す拡大断面図である。
[図11] (a)および(b)は、それぞれ、切り込み部28が生じた積層パッシベーション膜の開口部の斜め上方からのSEM像、および、断面SEM像を示す図である。

発明を実施するための形態

[0026]
 以下、本発明者が検討によって見出した知見を説明する。
[0027]
 アクティブマトリクス基板をFFSモードの液晶表示装置に適用する場合、例えば、パッシベーション膜上に、有機絶縁層、共通電極、誘電体層および画素電極がこの順で設けられる。誘電体層として、例えば誘電率の高い窒化シリコン層が用いられ得る。このようなアクティブマトリクス基板では、誘電体層、有機絶縁層およびパッシベーション膜に、酸化物半導体TFTのドレイン電極を露出するコンタクトホール(画素コンタクトホール)が形成される。画素電極は、画素コンタクトホール内でドレイン電極に接続される。本明細書では、画素コンタクトホールを介した画素電極とドレイン電極との接続部を「画素コンタクト部」と呼ぶ。
[0028]
 従来のアクティブマトリクス基板の製造プロセスでは、画素コンタクトホールを形成する際に、誘電体層とパッシベーション膜とを、同一のマスクを用いてエッチングしていた(特許文献1参照)。
[0029]
 しかしながら、本発明者が検討したところ、パッシベーション膜として、酸化シリコン(SiO 2)層と窒化シリコン(SiNx)層とを含む積層パッシベーション膜を用いると、画素コンタクトホールの側壁(より具体的には、画素コンタクトホールを構成する積層パッシベーション膜の端面)に凹部(切り込み部)が生じ得ることを見出した。以下、図面を参照しながら、切り込み部が生じる例を説明する。
[0030]
 図9(a)~(f)は、それぞれ、参考例のアクティブマトリクス基板における画素コンタクト部の形成方法を説明する工程断面図である。参考例では、前述したように、パッシベーション膜と誘電体層とを同一のマスクを用いてパターニングする。また、基板上には、画素コンタクト部と共通のプロセスで端子部も形成され得るので、端子部の形成方法も併せて示す。
[0031]
 まず、図9(a)に示すように、基板1上に、ゲート電極(不図示)、ゲート絶縁層5、酸化物半導体層(不図示)、ソース電極(不図示)およびドレイン電極9を含む酸化物半導体TFTと、酸化物半導体TFTを覆う無機絶縁層(パッシベーション膜)11を形成する。無機絶縁層11は、酸化シリコン層11Aを下層、窒化シリコン層11Bを上層とする積層膜である。端子部形成領域には、ゲート絶縁層5が延設され、その上に、ソースおよびドレイン電極と同じ導電膜から形成されたソース接続部8tおよび無機絶縁層11が形成される。
[0032]
 次いで、図9(b)に示すように、無機絶縁層11上に有機絶縁層12を形成し、パターニングを行う。これにより、有機絶縁層12に、画素コンタクトホールを構成する開口部12pを形成する。端子部形成領域には有機絶縁層12は形成されない。
[0033]
 続いて、図9(c)に示すように、有機絶縁層12上に共通電極(不図示)15を形成する。この後、図9(d)に示すように、共通電極15上、有機絶縁層12上および開口部12p内に誘電体層17を形成する。
[0034]
 この後、誘電体層17上にレジストマスク(不図示)を形成し、これをエッチングマスクとして、誘電体層17および無機絶縁層11のパターニングを行う。具体的には、まず、SF 6系ガスを用いて誘電体層17および窒化シリコン層11Bをエッチングする(エッチング時間:例えば30~50sec)。この後、CF 4系ガスを用いて酸化シリコン層11Aをエッチングする(エッチング時間:例えば250~350sec)。このようにして、図9(e)に示すように、ドレイン電極9を露出する画素コンタクトホールCH1が形成されるとともに、端子部形成領域には、ソース接続部8tを露出する端子部コンタクトホールCH2が形成される。なお、誘電体層17の開口部と、有機絶縁層12の開口部とは、基板1の法線方向から見て交差していてもよい。この場合、無機絶縁層11の一部は誘電体層12をマスクとしてパターニングされる。
[0035]
 次いで、図9(f)に示すように、誘電体層17上および画素コンタクトホールCH1内に画素電極19を形成するとともに、誘電体層17上および端子部コンタクトホールCH2内に上部接続部19tを形成する。このようにして、画素コンタクト部および端子部が形成される。
[0036]
 上記方法では、図9(e)に示すエッチング工程において、前述したように、窒化シリコン層11Bと酸化シリコン層11Aの界面でエッチングが進み、切り込み部28が生じてしまう。同様に、端子部コンタクトホールCH2の壁面にも切り込み部28が生じ得る。
[0037]
 図10は、切り込み部28が生じた画素コンタクトホールCH1の一部を模式的に示す拡大断面図である。画素コンタクトホールCH1は、無機絶縁層11、有機絶縁層12および誘電体層17の開口部から構成されている。図10から分かるように、切り込み部28は、窒化シリコン層11Bと酸化シリコン層11Aとの界面近傍において、窒化シリコン層11Bの端面に形成される。すなわち、画素コンタクトホールCH1に露出した窒化シリコン層11Bの端面のうち酸化シリコン層11A近傍に位置する部分が横方向(基板1に平行な方向)に除去されている。この結果、窒化シリコン層(窒化シリコン層11Bおよび誘電体層17)はオーバーハング構造になる。
[0038]
 図11(a)および(b)は、それぞれ、切り込み部28が生じた積層パッシベーション膜11の開口部の斜め上方からのSEM像、および、断面SEM像を示す図である。
[0039]
 本発明者は、切り込み部28が生じる要因を詳細に調べた。この結果、エッチング条件によって切り込み部28が生じやすくなることが分かった。例えば、窒化シリコン層11Bをエッチングする際のエッチング時間が長くなると、窒化シリコン層11Bと酸化シリコン層11Aとの界面にエッチングガスが進入し、切り込み部28が生じ得る。推測ではあるが、図9に示す参考例のプロセスでは、窒化シリコン層11Bと誘電体層17とを同一のマスクを用いてエッチングするため、窒化シリコン層に対するエッチング時間が増加し、切り込み部28が生じてしまった可能性がある。
[0040]
 そこで、本発明者は、画素コンタクトホールCH1の側壁の形状を改善することの可能な新たな画素コンタクト部の構造および形成方法を見出し、本願発明に想到した。本願発明の一実施形態では、窒化シリコン層11Bと誘電体層17とを別個にパターニングする。これにより、切り込み部28の発生が抑制される。また、誘電体層17および有機絶縁層12を利用して、画素コンタクトホールCH1に対する画素電極の被覆性をさらに高めることが可能になる。
[0041]
 (第1の実施形態)
 以下、図面を参照しながら、第1の実施形態のアクティブマトリクス基板を説明する。本実施形態のアクティブマトリクス基板は、例えば、FFS、IPSなどの横方向電界方式の動作モードを有する液晶表示装置に適用され得る。
[0042]
 以下、図面を参照しながら、FFSモードの表示装置に適用されるアクティブマトリクス基板を例に、本実施形態のアクティブマトリクス基板を説明する。FFSモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向(横方向)に電界を印加する横方向電界方式のモードである。
[0043]
 アクティブマトリクス基板は、複数の画素領域を含む表示領域と、表示領域以外の領域(非表示領域)とを有している(図7参照)。「画素領域」は、表示装置における画素に対応する領域であり、本明細書では、単に「画素」と呼ぶこともある。表示領域には、複数のゲートバスラインと複数のソースバスラインとが形成されており、これらの配線で規定されたそれぞれの領域が「画素領域」となる。複数の画素領域はマトリクス状に配置されている。
[0044]
 図1(a)は、本実施形態のアクティブマトリクス基板100における1つの画素領域の一部を示す模式的な平面図である。図1(b)および(c)は、それぞれ、アクティブマトリクス基板100における画素コンタクト部102および酸化物半導体TFT(以下、「TFT」と略する)101の一例を示す模式的な断面図である。図1(b)は、図1(a)のI-I’線に沿った断面構造を示し、図1(c)は、図1(a)のII-II’線に沿った断面構造を示す。
[0045]
 画素領域のそれぞれは、TFT101、ゲートバスラインG、ソースバスラインS、画素電極19および共通電極15を有している。TFT101と画素電極19とは、画素コンタクト部102において、電気的に接続されている。
[0046]
 図1(c)に示すように、TFT101は、酸化物半導体層を活性層として有する酸化物半導体TFTである。TFT101は、ゲート電極3と、酸化物半導体層7と、酸化物半導体層7とゲート電極3との間に配置されたゲート絶縁層5と、酸化物半導体層7に電気的に接続されたソース電極8およびドレイン電極9とを備える。
[0047]
 この例では、TFT101は、例えばチャネルエッチ型のボトムゲート構造TFTである。ゲート電極3は、酸化物半導体層7の基板1側に配置されている。ゲート絶縁層5はゲート電極3を覆っており、酸化物半導体層7は、ゲート絶縁層5を介してゲート電極3と重なるように配置されている。また、ソース電極8およびドレイン電極9は、それぞれ、酸化物半導体層7の上面と接するように配置されている。
[0048]
 酸化物半導体層7は、チャネル領域7cと、チャネル領域の両側に位置するソースコンタクト領域7sおよびドレインコンタクト領域7dとを有している。ソース電極8はソースコンタクト領域7sと接するように形成され、ドレイン電極9はドレインコンタクト領域7dと接するように形成されている。本明細書では、「チャネル領域7c」は、基板1の法線方向から見たとき、酸化物半導体層7のうちソースコンタクト領域7sとドレインコンタクト領域7dとの間に位置し、チャネルが形成される部分を含む領域を指す。
[0049]
 TFT101のゲート電極3は、ゲートバスラインGに電気的に接続されている。この例では、ゲート電極3とゲートバスラインGとは一体的に形成されている、すなわち、ゲート電極3はゲートバスラインGの一部である。ソース電極8は、ソースバスラインSに電気的に接続されている。この例では、ソース電極8とソースバスラインSとは一体的に形成されている。ドレイン電極9は、画素コンタクト部102まで延びており、画素コンタクト部102において、画素電極19と電気的に接続されている。ドレイン電極9のうち画素コンタクト部102に位置する部分9aを「ドレイン電極接続部」と呼ぶことがある。
[0050]
 TFT101は、無機絶縁層(パッシベーション膜)11と、無機絶縁層11上に形成された有機絶縁層12とを含む層間絶縁層13で覆われている。無機絶縁層11は、酸化シリコン層11Aと、酸化シリコン層11A上に形成された窒化シリコン層11Bとを含む積層構造を有する。酸化シリコン層11Aは酸化シリコン(SiOx、例えばSiO 2)を主に含む層であり、酸化シリコン以外に不純物などを含んでいてもよい。窒化シリコン層11Bは窒化シリコン(SiNx)を主に含む層であり、窒化シリコン以外に不純物などを含んでいてもよい。
[0051]
 この例では、無機絶縁層11は2層構造を有する。なお、無機絶縁層11は、酸化シリコン層11Aおよび窒化シリコン層11Bを含んでいればよく、3層以上の積層構造を有していてもよい。酸化シリコン層11Aは、酸化物半導体層7と接していることが好ましい。これにより、酸化シリコン層11Aに含まれる酸素によって、酸化物半導体層7に生じた酸素欠損を効率的に回復させることができるので、酸化物半導体層7の酸素欠損に起因する低抵抗化を抑制できる。
[0052]
 無機絶縁層11の厚さは、特に限定しないが、例えば50nm以上700nm以下である。このうち酸化シリコン層11Aの厚さは、例えば50nm以上400nm以下である。50nm以上であれば、酸化物半導体層7に生じた酸素欠損をより効果的に回復させることができる。400nm以下であれば、無機絶縁層11の厚さの増大を抑制できる。窒化シリコン層11Bの厚さは、例えば20nm以上300nm以下である。20nm以上であれば、TFT101の酸化物半導体層7への水分や不純物の侵入をより効果的に抑制できる。300nm以下であれば、無機絶縁層11の厚さの増大を抑制できる。酸化シリコン層11Aの厚さは、窒化シリコン層11Bの厚さよりも大きいことが好ましい。これにより、窒化シリコン層11Bから出てくる水素を、より確実に酸化シリコン層11Aでブロックすることができる。
[0053]
 有機絶縁層12は、無機絶縁層11よりも厚く、その厚さは例えば1μm以上4μm以下である。有機絶縁層12は、TFT101の上層の表面を平坦化したり、画素電極19とソースバスラインSなどとの間で形成される静電容量を低減するため等に用いられる。有機絶縁層12の材料は特に限定しない。例えば、有機絶縁層12としてポジ型の感光性樹脂膜が用いられ得る。
[0054]
 層間絶縁層13の上には、共通電極15が設けられている。共通電極15の上には、誘電体層17を介して配置された画素電極19が設けられている。誘電体層17は、誘電率の高い窒化シリコンを主として含む窒化シリコン層である。誘電体層17の厚さは特に限定しないが、例えば50nm以上700nm以下である。画素電極19は、画素ごとに分離されており、かつ、画素ごとにスリットまたは切り欠き部を有する。一方、共通電極15は、画素ごとに分離されていなくてもよい。この例では、共通電極15は、画素コンタクト部102上に位置する領域を除いて、表示領域の略全体に亘って形成されていてもよい。このような電極構造は、例えば国際公開第2012/086513号に記載されている。参考のため、国際公開第2012/086513号の開示内容の全てを本明細書に援用する。
[0055]
 次いで、図1(b)を参照しながら、画素コンタクト部102の構造を説明する。
[0056]
 画素コンタクト部102では、層間絶縁層13および誘電体層17に画素コンタクトホールCH1が形成されている。画素電極19は、誘電体層17上および画素コンタクトホールCH1内に配置され、画素コンタクトホールCH1内でドレイン電極接続部9aと直接接している。画素コンタクトホールCH1は、無機絶縁層11の第1開口部11pと、有機絶縁層12の第2開口部12pと、誘電体層17の第3開口部17pとで構成されている。
[0057]
 本実施形態では、有機絶縁層12の第2開口部12pにおける側面の傾斜角度は、途中で不連続に変化しており、第2開口部12pの上部よりも下部(基板1側)の方が緩やかになっている。第2開口部12pの側面は、図示するように、基板1の表面に対して第1の角度θ1で傾斜する第1部分121と、第1部分121の上方に位置し、基板1の表面に対して第1の角度θ1よりも大きい第2の角度θ2で傾斜する第2部分122と、第1部分121と第2部分122との間に位置し、基板1に対する傾斜角度が不連続に変化する境界120とを含む。このような第2開口部12pは、例えば、後述するプロセスによって形成される。第2開口部12pの側面における第1部分121と第1開口部11pの側面とは整合している(すなわち、同一のマスクを用いてパターニングされている)。第1開口部11pおよび第2開口部12pの側面上には誘電体層17が形成されている。
[0058]
 基板1の法線方向から画素コンタクトホールCH1を見たとき、図1(a)に示すように、テーパ形状によって第1開口部11pが第2開口部12pよりも少し内側に位置するものの、第1開口部11pおよび第2開口部12pの周縁は略整合している。第3開口部17pは、第1開口部11pおよび第2開口部12pの内側に位置していてもよい。言い換えると、誘電体層17は、第1開口部11pおよび第2開口部12pの側面全体を覆い、その端部はドレイン電極接続部9aと接していてもよい。基板1の法線方向から見て、誘電体層17の第3開口部17pと、第1開口部11pと、第2開口部12pとが重なっている部分で、ドレイン電極接続部9aが露出する。
[0059]
 本実施形態における画素コンタクト部102では、第2開口部12pの側面の形状に起因して、画素コンタクトホールCH1の傾斜角度が下方で緩やかになっている。従って、画素コンタクトホールCH1の側壁上で画素電極19の段切れが生じるのを抑制でき、画素電極19のカバレッジを高めることが可能である。第1開口部11pおよび第2開口部12pの側面全体が誘電体層17で覆われていることが好ましい。これにより、境界120に生じる段差を低減できるので、画素電極19のカバレッジをさらに向上できる。
[0060]
 第2開口部12pの側面における第2部分122の傾斜角度(第2の角度)θ2は、第1部分121の傾斜角度(第1の角度)θ1よりも大きければよく、特に限定しない。ただし、傾斜角度θ2が90°に近くなると、後述する製造プロセスにおいて、この側面上にレジストマスクの端部を確実に配置することが困難になる。傾斜角度θ2は例えば80°以下、好ましくは70°以下である。一方、傾斜角度θ1は、傾斜角度θ2よりも小さければよく、特に限定しない。画素電極19の被覆性をより効果的に高めるためには、境界120における第1部分121と第2部分122とのなす角度θ3は、例えば120°以上170°以下であることが好ましい。より好ましくは140°以上170°以下である。120°未満では、境界120近傍の段差で、画素電極19の被覆性が低下するおそれがある。170°超では、傾斜角度を変化させる効果が小さくなる。角度θ3は、傾斜角度θ1、θ2の差dθ(=θ2―θ1)によって決まる。角度θ3を上記範囲にするためには、傾斜角度の差dθが、例えば60°以下10°以上、好ましくは40°以下10°以上になるように、それぞれの傾斜角度θ1、θ2を制御すればよい。
[0061]
 <アクティブマトリクス基板100の製造方法>
 以下、図面を参照しながら、アクティブマトリクス基板100の製造方法の一例を説明する。
[0062]
 図2(a)~(e)および図3(a)および(b)は、それぞれ、アクティブマトリクス基板100における画素コンタクト部および端子部の製造方法の一例を示す工程断面図である。これらの図では、アクティブマトリクス基板100の各画素領域における画素コンタクト部形成領域、および、アクティブマトリクス基板100の非表示領域における端子部形成領域を示す。端子部は、例えばソースバスラインと外部配線とを接続するために設けられ、画素コンタクト部102と共通のプロセスで形成され得る。
[0063]
 まず、図2(a)に示すように、基板1上に、ゲート電極(不図示)およびゲートバスラインGを含む層(以下、「ゲートメタル層」)を形成する。
[0064]
 基板1としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板(樹脂基板)などを用いることができる。
[0065]
 ゲートメタル層は、例えば、基板(例えばガラス基板)1上に、スパッタ法などによってゲート配線用金属膜(厚さ:例えば50nm以上500nm以下)を形成し、ゲート配線用金属膜をパターニングすることによって形成される。ゲート配線用金属膜として、例えば、厚さ300nmのW膜を上層、厚さ20nmのTaN膜を下層とする積層膜(W/TaN膜)を用いる。なお、ゲート配線用金属膜の材料は特に限定しない。アルミニウム(Al)、タングステン(W)、モリブデン(Mo)、タンタル(Ta)、クロム(Cr)、チタン(Ti)、銅(Cu)等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。
[0066]
 次いで、ゲート電極およびゲートバスラインG上にゲート絶縁層5を形成する。ゲート絶縁層5は、CVD法等によって形成され得る。ゲート絶縁層5としては、酸化珪素(SiO 2)層、窒化珪素(SiNx)層、酸化窒化珪素(SiOxNy;x>y)層、窒化酸化珪素(SiNxOy;x>y)層等を適宜用いることができる。ゲート絶縁層5は積層構造を有していてもよい。例えば、基板側(下層)に、基板1からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層(上層)に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。ここでは、厚さ50nmのSiO 2膜を上層、厚さ300nmのSiNx膜を下層とする積層膜を用いる。このように、ゲート絶縁層5の最上層(すなわち酸化物半導体層と接する層)として、酸素を含む絶縁層(例えばSiO 2などの酸化物層)を用いると、酸化物半導体層7に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層7の酸素欠損を低減できる。
[0067]
 この後、図示しないが、ゲート絶縁層5上に酸化物半導体層を形成する。酸化物半導体層は、例えば、スパッタ法を用いて、ゲート絶縁層5上に酸化物半導体膜(厚さ:例えば30nm以上200nm以下)を形成し、これをパターニングすることで形成される。
[0068]
 次いで、ゲート絶縁層5および酸化物半導体層上に、例えばスパッタ法でソース配線用金属膜(厚さ:例えば50nm以上500nm以下)を形成し、これをパターニングする。これにより、ソースバスライン(不図示)、ソースおよびドレイン電極(不図示)を形成するとともに、画素コンタクト部形成領域にドレイン電極接続部9a、端子部形成領域にソース接続部8tを形成する。ソース接続部8tは、例えば、対応するソースバスラインまたはゲートバスラインに電気的に接続されている。ソース配線用金属膜から形成された層を「ソースメタル層」と呼ぶ。ソース用導電膜として、アルミニウム(Al)、タングステン(W)、モリブデン(Mo)、タンタル(Ta)、クロム(Cr)、チタン(Ti)、銅(Cu)等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ソース配線用金属膜として、例えば、酸化物半導体層の側からTi膜(厚さ:30nm)、AlまたはCu膜(厚さ:300nm)、およびTi膜(厚さ50nm)をこの順で積み重ねた積層膜を形成する。
[0069]
 ソース電極は酸化物半導体層のソースコンタクト領域、ドレイン電極は酸化物半導体層のドレインコンタクト領域と接するように配置される。酸化物半導体層のうちソース電極とドレイン電極との間に位置する部分はチャネル領域となる。この後、酸化物半導体層のチャネル領域に対し酸化処理、例えばN 2Oガスを用いたプラズマ処理を行ってもよい。このようにして、TFT101(不図示)を得る。
[0070]
 次に、TFT101を覆うように、ゲート絶縁層5およびソースメタル層上に無機絶縁層11を形成する。ここでは、例えばCVD法により、酸化シリコン層11A(厚さ:例えば100nm)と、窒化シリコン層11B(厚さ:例えば200nm)とをこの順で形成する。無機絶縁層11の形成温度は、例えば200℃以上300℃以下であってもよい。
[0071]
 以上の工程により、端子部形成領域には、基板1上にゲート絶縁層5、ソース接続部8tおよび無機絶縁層11が形成される。
[0072]
 続いて、図2(b)に示すように、無機絶縁層11上に有機絶縁層12(厚さ:例えば1~3μm、好ましくは2~3μm)を形成する。有機絶縁層12として、感光性樹脂材料を含む有機絶縁膜を形成してもよい。次いで、フォトリソ工程によって有機絶縁層12のパターニングを行う。これにより、有機絶縁層12に、無機絶縁層11のうちドレイン電極接続部9aに位置する部分を露出する第2開口部12pを形成する。また、有機絶縁層12のうち端子部形成領域に位置する部分は除去される。
[0073]
 続いて、図2(c)に示すように、無機絶縁層11および有機絶縁層12上にレジストマスク21を形成する。画素コンタクト部形成領域において、レジストマスク21は有機絶縁層12の上面を覆い、かつ、無機絶縁層11のうちドレイン電極接続部9aに位置する部分を露出する開口を有する。本実施形態では、レジストマスク21の開口の端部21eが、有機絶縁層12の側面上に位置するようにパターニングされる。端部21eは、例えば、有機絶縁層12の厚さの1/2よりも上方に位置していてもよい。一方、端子部形成領域では、レジストマスク21は、無機絶縁層11の一部を露出する開口を有する。
[0074]
 次いで、図2(d)に示すように、レジストマスク21をエッチングマスクとして、無機絶縁層11のパターニングを行う。本実施形態では、まず、例えばSF 6系ガスを用いて、窒化シリコン層11Bのエッチングを行う(エッチング時間:例えば30~40sec)。この後、続いて、CF 4系ガスを用いて酸化シリコン層11Aのエッチングを行う(エッチング時間:例えば250~250sec)。これにより、画素コンタクト部形成領域にドレイン電極接続部9aの一部を露出する第1開口部11pが形成されるとともに、端子部形成領域にソース接続部8tの一部を露出する第4開口部11qが形成される。この後、レジストマスク21を除去する。
[0075]
 無機絶縁層11のパターニング工程では、有機絶縁層12のうちレジストマスク21によって露出された部分の表層も除去される。この結果、レジストマスク21よりも下方において、有機絶縁層12の側面の傾斜角度が不連続に変化する境界120が形成される。有機絶縁層12の側面のうち境界120よりも上方が第2部分122、境界120の下方が第2部分122よりも傾斜角度の小さい第1部分121となる。
[0076]
 次いで、図2(e)に示すように、有機絶縁層12上および開口部12p、11p内に第1の透明導電膜(厚さ:例えば50nm以上200nm以下)を形成する。次いで、第1の透明導電膜をパターニングすることにより、表示領域に共通電極15を形成する。第1の透明導電膜として、例えばITO(インジウム・錫酸化物)膜、In-Zn-O系酸化物(インジウム・亜鉛酸化物)膜、ZnO膜(酸化亜鉛膜)などを用いることができる。
[0077]
 続いて、図3(a)に示すように、共通電極15を覆うように誘電体層17を形成する。誘電体層17として、窒化珪素(SiNx)膜、酸化珪素(SiOx)膜、酸化窒化珪素(SiOxNy;x>y)膜、窒化酸化珪素(SiNxOy;x>y)膜等を適宜用いることができる。ここでは、誘電体層17として、誘電率と絶縁性の観点から窒化シリコン膜(厚さ:例えば200nm)を用いる。
[0078]
 この後、不図示のレジストマスクを形成し、レジストマスクをエッチングマスクとして、誘電体層17のエッチングを行う。これにより、画素コンタクト部形成領域において、ドレイン電極接続部9aの一部を露出する第3開口部17pを形成するとともに、端子部形成領域において、ソース接続部8tの一部を露出する第5開口部17qを形成する。このようにして、画素コンタクト部形成領域に画素コンタクトホールCH1が形成され、端子部形成領域に端子部コンタクトホールCH2が形成される。
[0079]
 誘電体層17は、第2開口部12pおよび第1開口部11pの側壁全体を覆っていることが好ましい。これにより、画素コンタクトホールCH1内に形成される画素電極の被覆性をより効果的に高めることができる。また、誘電体層17は、第4開口部11qの側壁全体を覆っていることが好ましい。これにより、端子部コンタクトホールCH2内に形成される透明接続部の被覆性を高めることができる。
[0080]
 次いで、図3(b)に示すように、誘電体層17上、画素コンタクトホールCH1内、および端子部コンタクトホールCH2内に第2の透明導電膜を形成し、これをパターニングする。これにより、画素コンタクトホールCH1内でドレイン電極接続部9aと接する画素電極19と、端子部コンタクトホールCH2内でソース接続部8tと接する上部接続部19tを得る。第2の透明導電膜の好適な材料および厚さは、第1の透明導電膜と同じであってもよい。このようにして、アクティブマトリクス基板100が製造される。
[0081]
 上記方法によると、誘電体層17と無機絶縁層11とを別個にパターニングするため、窒化シリコン層11Bがエッチングガスに曝される時間を短縮できる。従って、窒化シリコン層11Bに、図10を参照しながら前述したような切り込み部28が生じることを抑制できる。また、有機絶縁層12のテーパ部の上部のみを覆うレジストマスク21を配置した状態で、無機絶縁層11のパターニングを行う。これにより、有機絶縁層12のテーパ部の下部の表層もエッチングされ、その傾斜角度が小さくなる。従って、画素電極19のカバレッジの低下を抑制でき、信頼性の高いアクティブマトリクス基板を実現できる。
[0082]
 図4は、上記方法で製造されたアクティブマトリクス基板100における画素コンタクホールを示す断面図である。図4から、有機絶縁層12の側面に境界120が形成されており、この結果、第2開口部12pの側面がより緩やかなテーパ形状を有することが分かる。また、第1開口部11pの側壁に、図10に示すような切り込み部28が生じていないことが確認される。
[0083]
 なお、無機絶縁層11と誘電体層17とを別個にパターニングする方法として、上記方法の他に、有機絶縁層12をマスクとして無機絶縁層11のパターニングを行うことも考えられる。しかしながら、非表示領域に有機絶縁層12を形成しない場合には、端子部形成領域には有機絶縁層12が存在しない。このため、有機絶縁層12をマスクとするパターニングでは、端子部形成領域において無機絶縁層11に第4開口部11qを形成することができない(非表示領域の無機絶縁層11は全て除去されてしまう)。また、有機絶縁層12をマスクとするパターニング工程を行う場合には、有機絶縁層12のテーパ形状は、有機絶縁層12の形成時のまま維持される。これに対し、本実施形態では、有機絶縁層12上に形成されたレジストマスク21を用いて無機絶縁層11のパターニングを行うので、端子部形成領域にも第4開口部11qを形成できる、つまり、画素コンタクトホールCH1と共通のプロセスで端子部コンタクトホールCH2も形成できる。また、有機絶縁層12の側面の傾斜角度を途中で不連続に変化させることで、有機絶縁層12のテーパ形状を制御できる。従って、画素電極19の被覆性をさらに高めることが可能である。
[0084]
 <TFT構造について>
 本実施形態のアクティブマトリクス基板に用いられる画素用TFTの構造は、図1に示す構造に限定されない。図1に示すTFT101は、ソースおよびドレイン電極が半導体層の上面と接するトップコンタクト構造を有しているが、ソースおよびドレイン電極が半導体層の下面と接するボトムコンタクト構造を有していてもよい。
[0085]
 また、本実施形態のTFTはチャネルエッチ構造を有してもよいし、エッチストップ構造を有していてもよい。チャネルエッチ型のTFTでは図1に示すように、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のTFTは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
[0086]
 エッチストップ型のTFTでは、チャネル領域上にエッチストップ層が形成されている。ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のTFTは、例えば酸化物半導体層のチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
[0087]
 図1に示すTFT101は、酸化物半導体層7と基板1との間にゲート電極3が配置されたボトムゲート構造TFTであるが、酸化物半導体層7の基板1と反対側にゲート電極3が配置されたトップゲート構造TFTであってもよい。
[0088]
 <酸化物半導体について>
 酸化物半導体層7に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、c軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
[0089]
 酸化物半導体層7は、2層以上の積層構造を有していてもよい。酸化物半導体層7が積層構造を有する場合には、酸化物半導体層7は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層7が上層と下層とを含む2層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
[0090]
 非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開2014-007399号公報に記載されている。参考のために、特開2014-007399号公報の開示内容の全てを本明細書に援用する。
[0091]
 酸化物半導体層7は、例えば、In、GaおよびZnのうち少なくとも1種の金属元素を含んでもよい。本実施形態では、酸化物半導体層7は、例えば、In-Ga-Zn-O系の半導体(例えば酸化インジウムガリウム亜鉛)を含む。ここで、In-Ga-Zn-O系の半導体は、In(インジウム)、Ga(ガリウム)、Zn(亜鉛)の三元系酸化物であって、In、GaおよびZnの割合(組成比)は特に限定されず、例えばIn:Ga:Zn=2:2:1、In:Ga:Zn=1:1:1、In:Ga:Zn=1:1:2等を含む。このような酸化物半導体層7は、In-Ga-Zn-O系の半導体を含む酸化物半導体膜から形成され得る。
[0092]
 In-Ga-Zn-O系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質In-Ga-Zn-O系の半導体としては、c軸が層面に概ね垂直に配向した結晶質In-Ga-Zn-O系の半導体が好ましい。
[0093]
 なお、結晶質In-Ga-Zn-O系の半導体の結晶構造は、例えば、上述した特開2014-007399号公報、特開2012-134475号公報、特開2014-209727号公報などに開示されている。参考のために、特開2012-134475号公報および特開2014-209727号公報の開示内容の全てを本明細書に援用する。In-Ga-Zn-O系半導体層を有するTFTは、高い移動度(a-SiTFTに比べ20倍超)および低いリーク電流(a-SiTFTに比べ100分の1未満)を有しているので、駆動TFT(例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるTFT)および画素用TFT(画素に設けられるTFT)として好適に用いられる。
[0094]
 酸化物半導体層7は、In-Ga-Zn-O系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばIn-Sn-Zn-O系半導体(例えばIn 23-SnO 2-ZnO;InSnZnO)を含んでもよい。In-Sn-Zn-O系半導体は、In(インジウム)、Sn(スズ)およびZn(亜鉛)の三元系酸化物である。あるいは、酸化物半導体層7は、In-Al-Zn-O系半導体、In-Al-Sn-Zn-O系半導体、Zn-O系半導体、In-Zn-O系半導体、Zn-Ti-O系半導体、Cd-Ge-O系半導体、Cd-Pb-O系半導体、CdO(酸化カドミウム)、Mg-Zn-O系半導体、In-Ga-Sn-O系半導体、In-Ga-O系半導体、Zr-In-Zn-O系半導体、Hf-In-Zn-O系半導体、Al-Ga-Zn-O系半導体、Ga-Zn-O系半導体などを含んでいてもよい。
[0095]
 (第2の実施形態)
 以下、図面を参照しながら、第2の実施形態のアクティブマトリクス基板を説明する。本実施形態のアクティブマトリクス基板は、画素コンタクト部において、第1開口部11pの側面の少なくとも一部が、第2開口部12pの側面よりも後退している点で、第1の実施形態と異なる。以下、第1の実施形態のアクティブマトリクス基板100と異なる点を主に説明し、アクティブマトリクス基板100と同様の構成については説明を省略する。
[0096]
 図5(a)は、本実施形態のアクティブマトリクス基板200における1つの画素領域の一部を示す模式的な平面図である。図5(b)は、アクティブマトリクス基板200における画素コンタクト部202の一例を示す模式的な断面図であり、図5(a)のI-I’線に沿った断面構造を示す。
[0097]
 本実施形態における酸化物半導体TFT201は、図1(c)を参照しながら前述した酸化物半導体TFT101の構造と同様であるため、図示および説明を省略する。
[0098]
 本実施形態における画素コンタクト部202では、図5(b)に示すように、層間絶縁層13および誘電体層17に画素コンタクトホールCH1が形成されている。画素電極19は、誘電体層17上および画素コンタクトホールCH1内に配置され、画素コンタクトホールCH1内でドレイン電極接続部9aと直接接している。
[0099]
 画素コンタクトホールCH1は、無機絶縁層11の第1開口部11pと、有機絶縁層12の第2開口部12pと、誘電体層17の第3開口部17pとで構成されている。有機絶縁層12は、第1開口部11pの側面全体を覆っており、誘電体層17は、有機絶縁層12の側面全体を覆っている。誘電体層17の端部は、ドレイン電極接続部9aと接している。
[0100]
 基板1の法線方向から画素コンタクト部202を見たとき、図5(a)に示すように、第1開口部11pの内側に第2開口部12pが位置し、第2開口部12pの内側に第3開口部17pが位置している。
[0101]
 本実施形態における画素コンタクト部202では、無機絶縁層11と誘電体層17とが別個にパターニングされているため、無機絶縁層11に切り込み部28(図10)が生じない。また、第1開口部11pの側面が有機絶縁層12および誘電体層17の両方で覆われているため、第1開口部11pの側面に多少の凹凸が生じていても、これらの層によって平坦化され、画素コンタクトホールCH1の形状に影響しない。従って、画素コンタクトホールCH1の側壁上で画素電極19の段切れが生じるのを抑制でき、画素電極19のカバレッジを高めることが可能である。
[0102]
 誘電体層17は、有機絶縁層12の側面全体を覆っていることが好ましい。これにより、誘電体層17のエッチング時に有機絶縁層12の表層部が部分的にエッチングされることを抑制できるので、画素コンタクトホールCH1の側壁に、より段差の少ないテーパ形状を形成できる。
[0103]
 画素コンタクトホールCH1の構造は、図5(a)および(b)に示す構造に限定されない。本実施形態の画素コンタクト部202では、第1開口部11pの側面全体が有機絶縁層12で覆われていることが好ましいが、第1開口部11pの側面の少なくとも一部が有機絶縁層12で覆われていればよい。言い換えると、基板1の法線方向から見て、第2開口部12pの一部のみが第1開口部11pの内部に位置していれば、一定の効果が得られる。例えば、基板1の法線方向から見て、第2開口部12pと第1開口部11pとは交差していてもよい。
[0104]
 図5(c)および図5(d)は、それぞれ、画素コンタクト部202における画素コンタクトホールCH1の変形例を示す模式的な平面図である。ここでは、第1開口部11p、第2開口部12pおよび第3開口部17pを矩形とする。例えば図5(c)に示すように、基板1の法線方向から見て、第2開口部12pは、第1開口部11pを横切るように配置されていてもよい。あるいは、図5(d)に示すように、基板1の法線方向から見て、第2開口部12pの周縁は、第1開口部11pの周縁の1辺のみを横切るように配置されていてもよい。これらの場合、第1開口部11pの側面の一部は有機絶縁層12で覆われ、第1開口部11pの側面のうち有機絶縁層12で覆われていない部分は誘電体層17で覆われる。
[0105]
 <アクティブマトリクス基板200の製造方法>
 以下、図面を参照しながら、アクティブマトリクス基板200の製造方法の一例を説明する。
[0106]
 図6(a)~(f)は、それぞれ、アクティブマトリクス基板200における画素コンタクト部および端子部の製造方法の一例を示す工程断面図である。これらの図では、画素コンタクト部形成領域および端子部形成領域を示し、アクティブマトリクス基板100と同様の構成要素には同じ参照符号を付している。以下の説明では、アクティブマトリクス基板100の製造方法と異なる点を主に説明する。アクティブマトリクス基板200の各層の形成方法、材料および厚さは、アクティブマトリクス基板100と同じであるため説明を省略する。
[0107]
 まず、図6(a)に示すように、基板1上に、ゲートバスラインGを含むゲートメタル層、ゲート絶縁層5、ドレイン電極接続部9aおよびソース接続部8tを含むソースメタル層、および無機絶縁層11を形成する。これらの層の形成工程は、図2(a)を参照しながら前述した工程と同じである。
[0108]
 続いて、無機絶縁層11上にレジストマスク(不図示)を形成し、無機絶縁層11のパターニングを行う。これにより、図6(b)に示すように、画素コンタクト部形成領域には、ドレイン電極接続部9aの一部を露出する第1開口部11pを形成する。端子部形成領域には、ソース接続部8tの一部を露出する第4開口部11qを形成する。パターニングに使用するエッチングガスおよびエッチング条件は、図2(c)を参照しながら前述したエッチングガスおよびエッチング条件と同じであってもよい。
[0109]
 次いで、図6(c)に示すように、無機絶縁層11上、第1開口部11p内および第4開口部11q内に、有機絶縁層12を形成し、フォトリソ工程によって有機絶縁層12のパターニングを行う。これにより、有機絶縁層12にドレイン電極接続部9aの一部を露出する第2開口部12pを形成する。この例では、第2開口部12pは、第1開口部11pの内側に配置される。従って、画素コンタクト部形成領域において、第1開口部11pの上面および側面(端面)は有機絶縁層12で覆われている。有機絶縁層12のうち端子部形成領域に位置する部分は除去される。なお、図5(c)および(d)を参照しながら説明したように、第1開口部11pの側面の一部および上面の一部は、第2開口部12pによって露出されていてもよい。
[0110]
 続いて、図6(d)に示すように、有機絶縁層12上に共通電極15を形成する。この後、図6(e)に示すように、共通電極15を覆うように誘電体層17を形成し、誘電体層17のエッチングを行う。これにより、画素コンタクト部形成領域において、ドレイン電極接続部9aの一部を露出する第3開口部17pを形成するとともに、端子部形成領域において、ソース接続部8tの一部を露出する第5開口部17qを形成する。このようにして、画素コンタクト部形成領域に画素コンタクトホールCH1が形成され、端子部形成領域に端子部コンタクトホールCH2が形成される。この例では、誘電体層17は、第2開口部12pおよび第1開口部11pの側壁全体を覆うように配置される。
[0111]
 次いで、図6(f)に示すように、誘電体層17上、画素コンタクトホールCH1内、および端子部コンタクトホールCH2内に第2の透明導電膜を形成し、これをパターニングする。これにより、画素コンタクトホールCH1内でドレイン電極接続部9aと接する画素電極19と、端子部コンタクトホールCH2内でソース接続部8tと接する上部接続部19tを得る。このようにして、アクティブマトリクス基板200が製造される。
[0112]
 上記方法によると、誘電体層17と無機絶縁層11とを別個にパターニングするため、窒化シリコン層11Bがエッチングガスに曝される時間を短縮できる。従って、窒化シリコン層11Bに、図10を参照しながら前述したような切り込み部28が生じることを抑制できる。また、無機絶縁層11のパターニング後に有機絶縁層12を形成するため、第1開口部11pの側面に生じる凹凸を平坦化できる。従って、画素コンタクト部において、画素電極19のカバレッジの低下を抑制できる。
[0113]
 (第3の実施形態)
 以下、図面を参照しながら、第3の実施形態のアクティブマトリクス基板を説明する。本実施形態のアクティブマトリクス基板は、同一基板上に形成された酸化物半導体TFTと結晶質シリコンTFTとを備える。
[0114]
 アクティブマトリクス基板は、画素毎にTFT(画素用TFT)を備えている。画素用TFTとしては、例えばIn-Ga-Zn-O系の半導体膜を活性層とする酸化物半導体TFTが用いられる。
[0115]
 画素用TFTと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域(表示領域)以外の領域(非表示領域または額縁領域)に設けられる。周辺駆動回路を構成するTFT(回路用TFT)は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンTFTが用いられる。このように、画素用TFTとして酸化物半導体TFTを用い、回路用TFTとして結晶質シリコンTFTを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
[0116]
 画素用TFTおよび画素コンタクト部として、図1および図5を参照しながら上述したTFT101、201、画素コンタクト部102、202を適用することが可能である。この点については後述する。
[0117]
 次に、本実施形態のアクティブマトリクス基板のより具体的な構成を、図面を用いて説明する。
[0118]
 図7は、本実施形態のアクティブマトリクス基板700の平面構造の一例を示す模式的な平面図、図8は、アクティブマトリクス基板700における結晶質シリコンTFT(以下、「第1薄膜トランジスタ」と称する。)710Aおよび酸化物半導体TFT(以下、「第2薄膜トランジスタ」と称する。)710Bの断面構造を示す断面図である。なお、画素コンタクト部703は、図1または図5に示す構造を有しているが、図面では詳細な構造を省略している。
[0119]
 図7に示すように、アクティブマトリクス基板700は、複数の画素を含む表示領域702と、表示領域702以外の領域(非表示領域)とを有している。非表示領域は、駆動回路が設けられる駆動回路形成領域701を含んでいる。駆動回路形成領域701には、例えばゲートドライバ回路740、検査回路770などが設けられている。表示領域702には、行方向に延びる複数のゲートバスライン(図示せず)と、列方向に延びる複数のソースバスラインSとが形成されている。図示していないが、各画素は、例えばゲートバスラインおよびソースバスラインSで規定されている。ゲートバスラインは、それぞれ、ゲートドライバ回路の各端子に接続されている。ソースバスラインSは、それぞれ、アクティブマトリクス基板700に実装されるドライバIC750の各端子に接続されている。
[0120]
 図8に示すように、アクティブマトリクス基板700において、表示領域702の各画素には画素用TFTとして第2薄膜トランジスタ710Bが形成され、駆動回路形成領域701には回路用TFTとして第1薄膜トランジスタ710Aが形成されている。
[0121]
 アクティブマトリクス基板700は、基板711と、基板711の表面に形成された下地膜712と、下地膜712上に形成された第1薄膜トランジスタ710Aと、下地膜712上に形成された第2薄膜トランジスタ710Bとを備えている。第1薄膜トランジスタ710Aは、結晶質シリコンを主として含む活性領域を有する結晶質シリコンTFTである。第2薄膜トランジスタ710Bは、酸化物半導体を主として含む活性領域を有する酸化物半導体TFTである。第1薄膜トランジスタ710Aおよび第2薄膜トランジスタ710Bは、基板711に一体的に作り込まれている。ここでいう「活性領域」とは、TFTの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
[0122]
 第1薄膜トランジスタ710Aは、下地膜712上に形成された結晶質シリコン半導体層(例えば低温ポリシリコン層)713と、結晶質シリコン半導体層713を覆う第1の絶縁層714と、第1の絶縁層714上に設けられたゲート電極715Aとを有している。第1の絶縁層714のうち結晶質シリコン半導体層713とゲート電極715Aとの間に位置する部分は、第1薄膜トランジスタ710Aのゲート絶縁膜として機能する。結晶質シリコン半導体層713は、チャネルが形成される領域(活性領域)713cと、活性領域の両側にそれぞれ位置するソース領域713sおよびドレイン領域713dとを有している。この例では、結晶質シリコン半導体層713のうち、第1の絶縁層714を介してゲート電極715Aと重なる部分が活性領域713cとなる。第1薄膜トランジスタ710Aは、また、ソース領域713sおよびドレイン領域713dにそれぞれ接続されたソース電極718sAおよびドレイン電極718dAを有している。ソースおよびドレイン電極718sA、718dAは、ゲート電極715Aおよび結晶質シリコン半導体層713を覆う層間絶縁膜(ここでは、第2の絶縁層716)上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層713と接続されていてもよい。
[0123]
 第2薄膜トランジスタ710Bは、下地膜712上に設けられたゲート電極715Bと、ゲート電極715Bを覆う第2の絶縁層716と、第2の絶縁層716上に配置された酸化物半導体層717とを有している。図示するように、第1薄膜トランジスタ710Aのゲート絶縁膜である第1の絶縁層714が、第2薄膜トランジスタ710Bを形成しようとする領域まで延設されていてもよい。この場合には、酸化物半導体層717は、第1の絶縁層714上に形成されていてもよい。第2の絶縁層716のうちゲート電極715Bと酸化物半導体層717との間に位置する部分は、第2薄膜トランジスタ710Bのゲート絶縁膜として機能する。酸化物半導体層717は、チャネルが形成される領域(活性領域)717cと、活性領域の両側にそれぞれ位置するソースコンタクト領域717sおよびドレインコンタクト領域717dを有している。この例では、酸化物半導体層717のうち、第2の絶縁層716を介してゲート電極715Bと重なる部分が活性領域717cとなる。また、第2薄膜トランジスタ710Bは、ソースコンタクト領域717sおよびドレインコンタクト領域717dにそれぞれ接続されたソース電極718sBおよびドレイン電極718dBをさらに有している。尚、基板711上に下地膜712を設けない構成も可能である。
[0124]
 薄膜トランジスタ710A、710Bは、パッシベーション膜719および平坦化膜720で覆われている。パッシベーション膜719として、前述の実施形態と同様に、酸化シリコン層を下層とし、窒化シリコン層を上層とする積層膜を用いる。画素用TFTとして機能する第2薄膜トランジスタ710Bでは、ゲート電極715Bはゲートバスライン(図示せず)、ソース電極718sBはソースバスライン(図示せず)、ドレイン電極718dBは画素電極723に接続されている。ソース電極718sBにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極723に必要な電荷が書き込まれる。
[0125]
 平坦化膜720上にコモン電極として透明導電層721が形成され、透明導電層(コモン電極)721と画素電極723との間に第3の絶縁層722が形成されている。この場合、画素電極723にスリット状の開口が設けられていてもよい。
[0126]
 この例では、ドレイン電極718dBは、パッシベーション膜719、平坦化膜720および第3の絶縁層722に形成された開口部(画素コンタクトホール)内で、対応する画素電極723と接続されている。図示していないが、画素コンタクトホールの側壁において、平坦化膜720の側面には境界120が形成されていてもよい(図1(b)参照)。あるいは、パッシベーション膜719の側面の少なくとも一部は、平坦化膜720で覆われていてもよい(図5(b)参照)。
[0127]
 アクティブマトリクス基板700は、例えばFFS(Fringe Field Switching)モードの表示装置に適用され得る。FFSモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向(横方向)に電界を印加する横方向電界方式のモードである。この例では、画素電極723から出て液晶層(図示せず)を通り、さらに画素電極723のスリット状の開口を通ってコモン電極721に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
[0128]
 本実施形態の第2薄膜トランジスタ710Bとして、図1および図5を参照しながら前述した実施形態のTFT101、201を用いることができる。図1のTFT101を適用する場合、TFT101におけるゲート電極3、ゲート絶縁層5、酸化物半導体層7、ソース電極8およびドレイン電極9を、それぞれ、図8に示すゲート電極715B、第2の絶縁層(ゲート絶縁層)716、酸化物半導体層717、ソースおよびドレイン電極718sB、718dBに対応させてもよい。また、図1に示す無機絶縁層11、有機絶縁層12、共通電極15、誘電体層17および画素電極19を、それぞれ、パッシベーション膜719、平坦化膜720、透明導電層721、第3の絶縁層722および画素電極723に対応させてもよい。
[0129]
 さらに、図7に示す検査回路770を構成するTFT(検査用TFT)として、酸化物半導体TFTである薄膜トランジスタ710Bを用いてもよい。
[0130]
 なお、図示していないが、検査TFTおよび検査回路は、例えば、図7に示すドライバIC750が実装される領域に形成されてもよい。この場合、検査用TFTは、ドライバIC750と基板711との間に配置される。
[0131]
 図示する例では、第1薄膜トランジスタ710Aは、ゲート電極715Aと基板711(下地膜712)との間に結晶質シリコン半導体層713が配置されたトップゲート構造を有している。一方、第2薄膜トランジスタ710Bは、酸化物半導体層717と基板711(下地膜712)との間にゲート電極715Bが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板711上に、2種類の薄膜トランジスタ710A、710Bを一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
[0132]
 第1薄膜トランジスタ710Aおよび第2薄膜トランジスタ710BのTFT構造は上記に限定されない。例えば、これらの薄膜トランジスタ710A、710Bは同じTFT構造を有していてもよい。あるいは、第1薄膜トランジスタ710Aがボトムゲート構造、第2薄膜トランジスタ710Bがトップゲート構造を有していてもよい。また、ボトムゲート構造の場合、薄膜トランジスタ710Bのようにチャネルエッチ型でもよいし、エッチストップ型でもよい。また、ソース電極およびドレイン電極が半導体層の下方に位置するボトムコンタクト型でもよい。
[0133]
 第2薄膜トランジスタ710Bのゲート絶縁膜である第2の絶縁層716は、第1薄膜トランジスタ710Aが形成される領域まで延設され、第1薄膜トランジスタ710Aのゲート電極715Aおよび結晶質シリコン半導体層713を覆う層間絶縁膜として機能してもよい。このように第1薄膜トランジスタ710Aの層間絶縁膜と第2薄膜トランジスタ710Bのゲート絶縁膜とが同一の層(第2の絶縁層)716内に形成されている場合、第2の絶縁層716は積層構造を有していてもよい。例えば、第2の絶縁層716は、水素を供給可能な水素供与性の層(例えば窒化珪素層)と、水素供与性の層上に配置された、酸素を供給可能な酸素供与性の層(例えば酸化珪素層)とを含む積層構造を有していてもよい。
[0134]
 第1薄膜トランジスタ710Aのゲート電極715Aと、第2薄膜トランジスタ710Bのゲート電極715Bとは、同一層内に形成されていてもよい。また、第1薄膜トランジスタ710Aのソースおよびドレイン電極718sA、718dAと、第2薄膜トランジスタ710Bのソースおよびドレイン電極718sB、718dBとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜(導電膜)を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
[0135]
 上述した第1~第3の実施形態は、酸化物半導体TFTを用いたアクティブマトリクス基板に好適に適用される。アクティブマトリクス基板は、液晶表示装置、有機EL表示装置、無機EL表示装置などの種々の表示装置、および表示装置を備えた電子機器等に用いられ得る。FFSモードなどの横方向電界駆動方式の表示装置に特に好適に用いられる。なお、例えばVAモードなどの縦電界駆動方式の表示装置にも適用可能である。この場合、共通電極を補助容量電極として機能させ、共通電極、画素電極および誘電体層によって画素内に透明な補助容量を形成してもよい。

産業上の利用可能性

[0136]
 本発明の実施形態は、酸化物半導体TFTを有する種々のアクティブマトリクス基板に広く適用され得る。例えば液晶表示装置、有機エレクトロルミネセンス(EL)表示装置および無機エレクトロルミネセンス表示装置、MEMS表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。

符号の説明

[0137]
1          :基板
3          :ゲート電極
5          :ゲート絶縁層
7          :酸化物半導体層
8          :ソース電極
8t         :ソース接続部
9          :ドレイン電極
9a         :ドレイン電極接続部
11         :無機絶縁層
11A        :酸化シリコン層
11B        :窒化シリコン層
11p        :第1開口部
11q        :第4開口部
12         :有機絶縁層
12p        :第2開口部
13         :層間絶縁層
15         :共通電極
17         :誘電体層
17p        :第3開口部
17q        :第5開口部
19         :画素電極
19t        :上部接続部
21         :レジストマスク
28         :切り込み部
100、200、700        :アクティブマトリクス基板
101、201    :薄膜トランジスタ
102、202、703        :画素コンタクト部
120        :境界
121        :第1部分
122        :第2部分
CH1        :画素コンタクトホール
CH2        :端子部コンタクトホール

請求の範囲

[請求項1]
 複数の画素領域を備えたアクティブマトリクス基板であって、
 前記複数の画素領域のそれぞれは、
  基板と、
  前記基板に支持され、活性層として酸化物半導体層を有する薄膜トランジスタと、
  前記薄膜トランジスタを覆うように形成された無機絶縁層と、
  前記無機絶縁層上に形成された有機絶縁層と、
  前記有機絶縁層上に配置された共通電極と、
  前記共通電極上に誘電体層を介して配置された画素電極と、
  前記画素電極と、前記薄膜トランジスタのドレイン電極とを電気的に接続する画素コンタクト部と
を備え、
 前記無機絶縁層は、酸化シリコンを主に含む酸化シリコン層と、前記酸化シリコン層上に配置された、窒化シリコンを主に含む窒化シリコン層とを含む積層構造を有し、
 前記誘電体層は、窒化シリコンを主に含み、
 前記画素電極は、前記無機絶縁層、前記有機絶縁層および前記誘電体層に設けられた画素コンタクトホール内で、前記ドレイン電極と接しており、
 前記画素コンタクトホールは、前記無機絶縁層、前記有機絶縁層および前記誘電体層にそれぞれ形成された第1開口部、第2開口部および第3開口部で構成されており、
 前記第1開口部の側面と前記第2開口部の側面とは整合しており、
 前記第2開口部の前記側面は、前記基板に対して第1の角度で傾斜した第1部分と、前記第1部分の上方に位置し、前記基板に対して、前記第1の角度よりも大きい第2の角度で傾斜した第2部分と、前記第1部分と前記第2部分との間に位置し、前記基板に対する傾斜角度が不連続に変化する境界とを含む、アクティブマトリクス基板。
[請求項2]
 基板1の法線方向から見て、前記第3開口部は、前記第1開口部および前記第2開口部の内部に位置している、請求項1に記載のアクティブマトリクス基板。
[請求項3]
 前記境界において、前記第1部分と前記第2部分とのなす角度は120°以上170°以下である、請求項1または2に記載のアクティブマトリクス基板。
[請求項4]
 複数の画素領域を備えたアクティブマトリクス基板であって、
 前記複数の画素領域のそれぞれは、
  前記基板に支持され、活性層として酸化物半導体層を有する薄膜トランジスタと、
  前記薄膜トランジスタを覆うように形成された無機絶縁層と、
  前記無機絶縁層上に形成された有機絶縁層と、
  前記有機絶縁層上に配置された共通電極と、
  前記共通電極上に誘電体層を介して配置された画素電極と、
  前記画素電極と、前記薄膜トランジスタのドレイン電極とを電気的に接続する画素コンタクト部と
を備え、
 前記無機絶縁層は、酸化シリコンを主に含む酸化シリコン層と、前記酸化シリコン層上に配置された、窒化シリコンを主に含む窒化シリコン層とを含む積層構造を有し、
 前記誘電体層は、窒化シリコンを主に含み、
 前記画素電極は、前記無機絶縁層、前記有機絶縁層および前記誘電体層に設けられた画素コンタクトホール内で、前記ドレイン電極と接しており、
 前記画素コンタクトホールは、前記無機絶縁層、前記有機絶縁層および前記誘電体層にそれぞれ形成された第1開口部、第2開口部および第3開口部で構成されており、
 前記第1開口部の側面の少なくとも一部は前記有機絶縁層で覆われており、
 前記基板の法線方向から見て、前記第3開口部は、前記第1開口部および前記第2開口部の内部に位置している、アクティブマトリクス基板。
[請求項5]
 前記基板の法線方向から見て、前記第2開口部は前記第1開口部の内部に位置している、請求項4に記載のアクティブマトリクス基板。
[請求項6]
 前記基板の法線方向から見て、前記第2開口部の一部のみが前記第1開口部の内部に位置している、請求項4に記載のアクティブマトリクス基板。
[請求項7]
 端子部をさらに備え、
 前記端子部は、
  前記ゲート絶縁層上に配置されたソース接続部と、
  前記ソース接続部上に延設された前記無機絶縁層と、
  前記無機絶縁層上に延設され、前記無機絶縁層の上面と接する前記誘電体層と、
  前記誘電体層上に配置された上部接続部と
を備え、
 前記上部接続部は、前記無機絶縁層および前記誘電体層に形成された端子部コンタクトホール内で前記ソース接続部と接しており、
 前記端子部コンタクトホールは、前記無機絶縁層および前記誘電体層にそれぞれ形成された第4開口部および第5開口部で構成されており、
 基板1の法線方向から見て、前記第5開口部は、前記第4開口部の内部に位置し、前記第4開口部の側面は前記誘電体層で覆われている、請求項1から6のいずれかに記載のアクティブマトリクス基板。
[請求項8]
 前記薄膜トランジスタはチャネルエッチ構造を有する、請求項1から7のいずれかに記載のアクティブマトリクス基板。
[請求項9]
 前記薄膜トランジスタの前記酸化物半導体層は、In-Ga-Zn-O系半導体を含む、請求項1から8のいずれかに記載のアクティブマトリクス基板。
[請求項10]
 前記酸化物半導体層は結晶質部分を含む、請求項9に記載のアクティブマトリクス基板。
[請求項11]
 前記酸化物半導体層は積層構造を有する、請求項1から10のいずれかに記載のアクティブマトリクス基板。
[請求項12]
 (a)基板上に、酸化物半導体層を活性層とする薄膜トランジスタを形成する工程と、
 (b)前記薄膜トランジスタを覆うように無機絶縁層を形成する工程であって、前記無機絶縁層は、酸化シリコンを主に含む酸化シリコン層と、前記酸化シリコン層上に配置され、窒化シリコンを主に含む窒化シリコン層とを含む積層構造を有する、工程と、
 (c)前記無機絶縁層上に、前記無機絶縁層の一部を露出する第2開口部を有する有機絶縁層を形成する工程と、
 (d)前記有機絶縁層の上面上および前記第2開口部の側面の一部上にレジストマスクを形成する工程であって、前記レジストマスクの端部は前記第2開口部の前記側面上に位置し、前記有機絶縁層の一部は前記レジストマスクから露出している、工程と、
 (e)前記レジストマスクを用いて、前記無機絶縁層のパターニングを行う工程であって、これにより、前記無機絶縁層に前記ドレイン電極の一部を露出する第1開口部が形成されるとともに、前記有機絶縁層のうち前記レジストマスクから露出した部分の表層もエッチングされる、工程と、
 (f)前記有機絶縁層上に共通電極を形成する工程と、
 (g)前記有機絶縁層上、前記第2開口部内および前記第1開口部内に配置され、かつ、前記ドレイン電極の一部を露出する第3開口部を有する誘電体層を形成する工程であって、前記誘電体層は窒化シリコンを主に含む、工程と、
 (h)前記誘電体層上、および、前記画素コンタクトホール内に、前記画素コンタクトホール内で前記ドレイン電極と接する画素電極を形成する工程と
を包含する、アクティブマトリクス基板の製造方法。
[請求項13]
 請求項4から11のいずれかに記載のアクティブマトリクス基板を製造する方法であって、
 (a)基板上に、酸化物半導体層を活性層とする薄膜トランジスタを形成する工程と、
 (b)前記薄膜トランジスタを覆うように無機絶縁層を形成する工程であって、前記無機絶縁層は、酸化シリコンを主に含む酸化シリコン層と、前記酸化シリコン層上に配置され、窒化シリコンを主に含む窒化シリコン層とを含む積層構造を有する、工程と、
 (c)前記無機絶縁層に、前記薄膜トランジスタのドレイン電極の一部を露出する第1開口部を形成する工程と、
 (d)前記無機絶縁層上および前記第1開口部内に、前記第1開口部の側面の少なくとも一部を覆うように配置され、かつ、前記ドレイン電極の一部を露出する第2開口部を有する有機絶縁層を形成する工程と、
 (e)前記有機絶縁層上に共通電極を形成する工程と、
 (f)前記有機絶縁層上、前記第2開口部内および前記第1開口部内に配置され、かつ、前記ドレイン電極の一部を露出する第3開口部を有する誘電体層を形成する工程であって、前記誘電体層は窒化シリコンを主に含み、前記基板の法線方向から見て、前記第3開口部は、前記第1開口部および前記第2開口部の内部に位置している、工程と、
 (g)前記誘電体層上、および、前記第1開口部、前記第2開口部および前記第3開口部で構成される画素コンタクトホール内に、前記画素コンタクトホール内で前記ドレイン電極と接する画素電極を形成する工程と
を包含する、アクティブマトリクス基板の製造方法。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]