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1. (WO2018029801) DISPOSITIF À SEMI-CONDUCTEURS
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N° de publication : WO/2018/029801 N° de la demande internationale : PCT/JP2016/073549
Date de publication : 15.02.2018 Date de dépôt international : 10.08.2016
CIB :
H01L 25/07 (2006.01) ,H01L 23/12 (2006.01) ,H01L 25/18 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
25
Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
03
les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes H01L27/-H01L51/132
04
les dispositifs n'ayant pas de conteneurs séparés
07
les dispositifs étant d'un type prévu dans le groupe H01L29/81
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
12
Supports, p.ex. substrats isolants non amovibles
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
25
Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
18
les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes H01L27/-H01L51/166
Déposants :
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
Inventeurs :
林田 幸昌 HAYASHIDA, Yukimasa; JP
津田 亮 TSUDA, Ryo; JP
伊達 龍太郎 DATE, Ryutaro; JP
Mandataire :
高田 守 TAKADA, Mamoru; JP
高橋 英樹 TAKAHASHI, Hideki; JP
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置
Abrégé :
(EN) A first and a second circuit pattern (5, 6) are provided on an insulated substrate (1). A first and a second semiconductor chip (7, 8) are provided on the first circuit pattern (5). A relay circuit pattern (10) is provided between the first semiconductor chip (7) and the second semiconductor chip (8) on the insulated substrate (1). A wire (11) is connected in continuation to the first semiconductor chip (7), the relay circuit pattern (10), the second semiconductor chip (8), and the second circuit pattern (6) arranged in sequence in one direction.
(FR) Un premier et un second motif de circuit (5, 6) sont disposés sur un substrat isolé (1). Une première et une seconde puce semi-conductrice (7, 8) sont disposées sur le premier motif de circuit (5). Un motif de circuit de relais (10) est disposé entre la première puce semi-conductrice (7) et la seconde puce semi-conductrice (8) sur le substrat isolé (1). Un fil (11) est connecté en continuation à la première puce semi-conductrice (7), au motif de circuit relais (10), à la seconde puce semi-conductrice (8), et au second motif de circuit (6) agencés en séquence dans une direction.
(JA) 絶縁基板(1)上に第1及び第2の回路パターン(5,6)が設けられている。第1の回路パターン(5)上に第1及び第2の半導体チップ(7,8)が設けられている。絶縁基板(1)上において、第1の半導体チップ(7)と第2の半導体チップ(8)の間に中継回路パターン(10)が設けられている。一方向に順に並べられた第1の半導体チップ(7)、中継回路パターン(10)、第2の半導体チップ(8)及び第2の回路パターン(6)にワイヤ(11)が連続して接続されている。
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Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)