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PATENTSCOPE

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1. (WO2017171844) TRANSISTOR À PERFORMANCES THERMIQUES AMÉLIORÉES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2017/171844 N° de la demande internationale : PCT/US2016/025602
Date de publication : 05.10.2017 Date de dépôt international : 01.04.2016
CIB :
H01L 29/78 (2006.01) ,H01L 21/336 (2006.01)
Déposants : INTEL CORPORATION[US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventeurs : LEE, Chen-Guan; US
HAFEZ, Walid, M.; US
PARK, Joodong; US
JAN, Chia-Hong; US
CHANG, Hsu-Yu; US
Mandataire : BRODSKY, Stephen, I.; US
Données relatives à la priorité :
Titre (EN) TRANSISTOR WITH THERMAL PERFORMANCE BOOST
(FR) TRANSISTOR À PERFORMANCES THERMIQUES AMÉLIORÉES
Abrégé : front page image
(EN) Techniques are disclosed for forming a transistor with enhanced thermal performance. The enhanced thermal performance can be derived from the inclusion of thermal boost material adjacent to the transistor, where the material can be selected based on the transistor type being formed. In the case of PMOS devices, the adjacent thermal boost material may have a high positive linear coefficient of thermal expansion (CTE) (e.g., greater than 5 ppm/ C at around 20 C) and thus expand as operating temperatures increase, thereby inducing compressive strain on the channel region of an adjacent transistor and increasing carrier (e.g., hole) mobility. In the case of NMOS devices, the adjacent thermal boost material may have a negative linear CTE (e.g., less than 0 ppm/ C at around 20 C) and thus contract as operating temperatures increase, thereby inducing tensile strain on the channel region of an adjacent transistor and increasing carrier (e.g., electron) mobility.
(FR) L'invention concerne des techniques permettant de former un transistor présentant des performances thermiques améliorées. Les performances thermiques améliorées peuvent provenir de l'inclusion d'un matériau d'amélioration thermique adjacent au transistor, le matériau pouvant être sélectionné sur la base du type de transistor en cours de formation. Dans le cas de dispositifs PMOS, le matériau d'amélioration thermique adjacent peut posséder un coefficient de dilatation thermique (CTE) linéaire positif élevé (par exemple, supérieur à 5 ppm/°C autour de 20 °C) et donc s'allonger à mesure que la température de fonctionnement augmente, ce qui permet d'induire une contrainte de compression sur la zone de canal d'un transistor adjacent et d'augmenter la mobilité des porteurs (par exemple, des trous). Dans le cas de dispositifs NMOS, le matériau d'amélioration thermique adjacent peut posséder un CTE linéaire négatif (par exemple, inférieur à 0 ppm/°C autour de 20 °C) et donc se contracter à mesure que la température de fonctionnement augmente, ce qui permet d'induire une contrainte de traction sur la zone de canal d'un transistor adjacent et d'augmenter la mobilité des porteurs (par exemple, des électrons).
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)