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1. (WO2017146882) GESTION D'ANTÉMÉMOIRE DE MÉMOIRE VIVE DYNAMIQUE (DRAM) ÉVOLUTIVE À L'AIDE D'ANTÉMÉMOIRES D'INDICATEUR D'ANTÉMÉMOIRE DE DRAM
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N° de publication : WO/2017/146882 N° de la demande internationale : PCT/US2017/016005
Date de publication : 31.08.2017 Date de dépôt international : 01.02.2017
Demande présentée en vertu du Chapitre 2 : 14.12.2017
CIB :
G06F 12/0893 (2016.01)
Déposants : QUALCOMM INCORPORATED[US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventeurs : VAIDHYANATHAN, Natarajan; US
HEDDES, Mattheus, Cornelis Antonius Adrianus; US
VERRILLI, Colin, Beaton; US
Mandataire : TERRANOVA, Steven, N.; US
OWENS, Bruce, E., Jr.; US
Données relatives à la priorité :
15/228,32004.08.2016US
62/298,08822.02.2016US
Titre (EN) PROVIDING SCALABLE DYNAMIC RANDOM ACCESS MEMORY (DRAM) CACHE MANAGEMENT USING DRAM CACHE INDICATOR CACHES
(FR) GESTION D'ANTÉMÉMOIRE DE MÉMOIRE VIVE DYNAMIQUE (DRAM) ÉVOLUTIVE À L'AIDE D'ANTÉMÉMOIRES D'INDICATEUR D'ANTÉMÉMOIRE DE DRAM
Abrégé : front page image
(EN) Providing scalable dynamic random access memory (DRAM) cache management using DRAM cache indicator caches is provided. In one aspect, a DRAM cache management circuit is provided to manage access to a DRAM cache in high-bandwidth memory. The DRAM cache management circuit comprises a DRAM cache indicator cache, which stores master table entries that are read from a master table in a system memory DRAM and that contain DRAM cache indicators. The DRAM cache indicators enable the DRAM cache management circuit to determine whether a memory line in the system memory DRAM is cached in the DRAM cache of high-bandwidth memory, and, if so, in which way of the DRAM cache the memory line is stored. Based on the DRAM cache indicator cache, the DRAM cache management circuit may determine whether to employ the DRAM cache and/or the system memory DRAM to perform a memory access operation in an optimal manner.
(FR) La présente invention concerne la gestion d'antémémoire de mémoire vive dynamique (DRAM) évolutive à l'aide d'antémémoires d'indicateur d'antémémoire de DRAM. Selon un aspect, un circuit de gestion d'antémémoire de DRAM est prévu pour gérer l'accès à une antémémoire de DRAM dans une mémoire à bande passante élevée. Le circuit de gestion d'antémémoire de DRAM comprend une antémémoire d'indicateur d'antémémoire de DRAM, qui stocke des entrées de table maître qui sont lues à partir d'une table maître dans une DRAM de mémoire système et qui contiennent des indicateurs d'antémémoire de DRAM. Les indicateurs d'antémémoire de DRAM permettent au circuit de gestion d'antémémoire de DRAM de déterminer si une ligne de mémoire dans le DRAM de mémoire de système est mise en cache dans l'antémémoire de DRAM de la mémoire à bande passante élevée, et si c'est le cas, dans quelle voie d'antémémoire de DRAM est stockée la ligne de mémoire. Sur la base de l'antémémoire d'indicateur d'antémémoire de DRAM, le circuit de gestion d'antémémoire de DRAM peut déterminer s'il faut utiliser l'antémémoire de DRAM et/ou la DRAM de mémoire système pour procéder à une opération d'accès à la mémoire de manière optimale.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)