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1. WO2017002437 - DISPOSITIF ET SYSTÈME DE TRAITEMENT

Numéro de publication WO/2017/002437
Date de publication 05.01.2017
N° de la demande internationale PCT/JP2016/062939
Date du dépôt international 25.04.2016
CIB
H03L 7/095 2006.1
HÉLECTRICITÉ
03CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
LCOMMANDE AUTOMATIQUE, DÉMARRAGE, SYNCHRONISATION OU STABILISATION DES GÉNÉRATEURS D'OSCILLATIONS OU D'IMPULSIONS ÉLECTRONIQUES
7Commande automatique de fréquence ou de phase; Synchronisation
06utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase
08Détails de la boucle verrouillée en phase
085concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie
095utilisant un détecteur de verrouillage
CPC
G06F 7/57
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
7Methods or arrangements for processing data by operating upon the order or content of the data handled
38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
48using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
57Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 - G06F7/556 or for performing logical operations
H03K 19/17716
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output
02using specified components
173using elementary logic circuits as components
177arranged in matrix form
17704the logic functions being realised by the interconnection of rows and columns
17708using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
17716with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
H03L 7/095
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
7Automatic control of frequency or phase; Synchronisation
06using a reference signal applied to a frequency- or phase-locked loop
08Details of the phase-locked loop
085concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
095using a lock detector
Déposants
  • オリンパス株式会社 OLYMPUS CORPORATION [JP]/[JP]
Inventeurs
  • 荻原 智晴 OGIHARA Tomoharu
Mandataires
  • 伊藤 進 ITOH Susumu
Données relatives à la priorité
2015-13191230.06.2015JP
Langue de publication Japonais (ja)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) PROCESSING DEVICE AND PROCESSING SYSTEM
(FR) DISPOSITIF ET SYSTÈME DE TRAITEMENT
(JA) 処理装置および処理システム
Abrégé
(EN) An FPGA portion 21 connected to an oscillator 31 which outputs a first clock is provided with: a PLL circuit 22 which outputs a second clock having a frequency that is a certain proportion of the frequency of the first clock, and which outputs a lock signal (detection signal); an input/output monitoring portion 23 which outputs an abnormality signal if the clock frequencies of the second clock and first clock signals are in an abnormal state; and an initializing portion which outputs a reset signal if the lock signal indicates an abnormal state or if the abnormality signal is output from the input/output monitoring portion 23.
(FR) Une partie de FPGA (21) connectée à un oscillateur (31) qui génère en sortie un premier signal d'horloge comprend: un circuit PLL (22) qui génère en sortie un second signal d'horloge ayant une fréquence qui est une certaine proportion de la fréquence de la première horloge, et qui génère en sortie un signal de verrouillage (signal de détection) ; une portion de surveillance d'entrée/sortie (23) qui génère en sortie un signal d'anomalie si les fréquences d'horloge de la seconde horloge et des premiers signaux d'horloge sont dans un état anormal; et une partie d'initialisation qui génère en sortie un signal de remise à zéro si le signal de verrouillage indique un état anormal ou si le signal d'anomalie est généré en sortie par la portion de surveillance d'entrée/sortie (23).
(JA) 第1クロックを出力する発振器31に接続されたFPGA部21は、第1クロックの周波数に対し所定比の周波数を有する第2クロックを出力すると共にロック信号(検出信号)出力するPLL回路22と、第2クロックと第1クロック信号のクロック周波数が異常な状態の際に異常信号を出力する入出力監視部23と、前記ロック信号が異常状態を示す場合または入出力監視部23から前記異常信号が出力された際にリセット信号を出力する初期化部と、を具備する。
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