Certains contenus de cette application ne sont pas disponibles pour le moment.
Si cette situation persiste, veuillez nous contacter àObservations et contact
1. (WO2016196060) PROCÉDÉ DE FABRICATION D'UN SEMICONDUCTEUR SUR ISOLATEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2016/196060 N° de la demande internationale : PCT/US2016/033780
Date de publication : 08.12.2016 Date de dépôt international : 23.05.2016
CIB :
H01L 21/762 (2006.01)
[IPC code unknown for H01L 21/762]
Déposants :
SUNEDISON SEMICONDUCTOR LIMITED [SG/SG]; 9 Battery Road #15-01, Straits Trading Building Singapore 049910, SG
Inventeurs :
WANG, Gang; US
THOMAS, Shawn G.; US
Mandataire :
SCHUTH, Richard A.; US
Données relatives à la priorité :
62/169,17301.06.2015US
Titre (EN) A METHOD OF MANUFACTURING SEMICONDUCTOR-ON-INSULATOR
(FR) PROCÉDÉ DE FABRICATION D'UN SEMICONDUCTEUR SUR ISOLATEUR
Abrégé :
(EN) The disclosed method is suitable for producing a semiconductor-on-insulator structure, such as a Ge(Si)-on-insulator structure or a Ge-on-insulator structure. According to the method, a multilayer comprising alternating pairs of layers, comprising a layer of silicon and a layer of germanium optionally with silicon is deposited on a silicon substrate comprising a germanium buffer layer. The multilayer is completed with a silicon passivation layer. A cleave plane is formed within the multilayer, and the multilayer structure is bonded to a handle substrate comprising a dielectric layer. The multilayer structure is cleaved along the cleave plane to thereby prepare a semiconductor-on-insulator structure comprising a semiconductor handle substrate, a dielectric layer, a silicon passivation layer, and at least a portion of the alternating pairs of layers, comprising a layer of silicon and a layer of germanium optionally with silicon.
(FR) L'invention concerne un procédé adapté pour produire une structure de semiconducteur sur isolateur, telle qu'une structure de Ge(Si) sur isolateur ou une structure de Ge sur isolateur. Selon le procédé, une multicouche comprenant des paires alternées de couches, comprenant une couche de silicium et une couche de germanium, facultativement avec du silicium, est déposée sur un substrat en silicium comprenant une couche tampon en germanium. La multicouche est complétée par une couche de passivation en silicium. Un plan de clivage est formé à l'intérieur de la multicouche, et la structure multicouche est collée à un substrat de manipulation comprenant une couche diélectrique. La structure multicouche est clivée le long du plan de clivage pour préparer ainsi une structure de semiconducteur sur isolateur comprenant un substrat de manipulation de semiconducteur, une couche diélectrique, une couche de passivation en silicium et au moins une portion des paires alternées de couches, comprenant une couche en silicium et une couche en germanium, facultativement avec du silicium.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)