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1. (WO2016143252) GALETTE EN SEMICONDUCTEUR LIÉE ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/143252    N° de la demande internationale :    PCT/JP2016/000594
Date de publication : 15.09.2016 Date de dépôt international : 05.02.2016
CIB :
H01L 21/02 (2006.01), H01L 21/322 (2006.01), H01L 27/12 (2006.01)
Déposants : SHIN-ETSU HANDOTAI CO.,LTD. [JP/JP]; 2-1, Ohtemachi 2-chome, Chiyoda-ku, Tokyo 1000004 (JP)
Inventeurs : ISHIKAWA, Osamu; (JP).
KATO, Masahiro; (JP)
Mandataire : YOSHIMIYA, Mikio; (JP)
Données relatives à la priorité :
2015-045284 06.03.2015 JP
Titre (EN) BONDED SEMICONDUCTOR WAFER AND METHOD FOR MANUFACTURING BONDED SEMICONDUCTOR WAFER
(FR) GALETTE EN SEMICONDUCTEUR LIÉE ET SON PROCÉDÉ DE FABRICATION
(JA) 貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法
Abrégé : front page image
(EN)The present invention provides a bonded semiconductor wafer having a monocrystal silicon layer on a major surface, the bonded semiconductor wafer characterized in that: the bonded semiconductor wafer includes a base wafer comprising a silicon monocrystal, and has on top of the base wafer a first dielectric layer, a polycrystal silicon layer, a second dielectric layer, and a monocrystal silicon layer in that order, with a bonding plane provided between the polycrystal silicon layer and the second dielectric layer; and in that a carrier trap layer is formed between the base wafer and the first dielectric layer. Thus, in a trap-rich type SOI substrate, a decrease in the resistivity of the base wafer due to the influence of charges in a buried oxide (BOX) layer or impurities can be avoided, whereby a bonded semiconductor wafer in which distortion of a high-frequency fundamental signal and stray signals from one circuit to another circuit are reduced, and which has excellent mass-producibility is provided.
(FR)La présente invention concerne une galette en semiconducteur liée comprenant une couche de silicium monocristallin sur une surface principale, la galette en semiconducteur liée étant caractérisée en ce que : la galette en semiconducteur liée comprend une galette de base comportant un monocristal de silicium et possède sur le dessus de la galette de base une première couche diélectrique, une couche de silicium polycristallin, une deuxième couche diélectrique et une couche de silicium monocristallin dans cet ordre, avec un plan de liaison réalisé entre la couche de silicium polycristallin et la deuxième couche diélectrique; et en ce qu'une couche de piégeage de porteurs est formée entre la galette de base et la première couche diélectrique. Une diminution de la résistivité de la galette de base en raison de l'influence de charges dans une couche d'oxyde enterrée (BOX) ou des impuretés peut ainsi être évitée dans un substrat en SOI de type riche en pièges, ce qui permet de réaliser une galette en semiconducteur liée dans laquelle la distorsion d'un signal fondamental à haute fréquence et des signaux dispersés d'un circuit à un autre circuit est réduite, et qui présente une excellente capacité de production de masse.
(JA) 本発明は、主表面に単結晶シリコン層を備えた貼り合わせ半導体ウェーハであって、貼り合わせ半導体ウェーハはシリコン単結晶からなるベースウェーハを有し、ベースウェーハより上に第一誘電体層と、多結晶シリコン層と、第二誘電体層と、単結晶シリコン層とをこの順に有し、多結晶シリコン層と第二誘電体層の間が貼り合わせ面になっているものであり、さらに、ベースウェーハと第一誘電体層の間にキャリアトラップ層が形成されているものであることを特徴とする貼り合わせ半導体ウェーハを提供する。これにより、Trap-rich型SOI基板において、BOX酸化膜中の電荷の影響や不純物によるベースウェーハの比抵抗の低下を回避でき、高周波の基本信号の歪みやある回路から他の回路への回り込み信号が少なく、しかも量産性に優れた貼り合わせ半導体ウェーハが提供される。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)