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1. (WO2016106892) SUBSTRAT MATRICIEL, PANNEAU D'AFFICHAGE ET PROCÉDÉ DE PRODUCTION DE SUBSTRAT MATRICIEL
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/106892    N° de la demande internationale :    PCT/CN2015/071168
Date de publication : 07.07.2016 Date de dépôt international : 21.01.2015
CIB :
G02F 1/1368 (2006.01), H01L 21/77 (2006.01)
Déposants : SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; No.9-2, Tangming Rd, Guangming New District Shenzhen, Guangdong 518132 (CN)
Inventeurs : WANG, Cong; (CN).
DU, Peng; (CN).
CHEN, Lixuan; (CN)
Mandataire : GUANGZHOU SCIHEAD PATENT AGENT CO.. LTD; Room 1508, Huihua Commercial & Trade Building No. 80, XianLie Zhong Road, Yuexiu Guangzhou, Guangdong 510070 (CN)
Données relatives à la priorité :
201410849415.6 30.12.2014 CN
Titre (EN) ARRAY SUBSTRATE, DISPLAY PANEL, AND MANUFACTURING METHOD FOR ARRAY SUBSTRATE
(FR) SUBSTRAT MATRICIEL, PANNEAU D'AFFICHAGE ET PROCÉDÉ DE PRODUCTION DE SUBSTRAT MATRICIEL
(ZH) 阵列基板、显示面板及阵列基板的制备方法
Abrégé : front page image
(EN)An array substrate (10), display panel (1), and a manufacturing method for the array substrate (10); the array substrate (10) having a plurality of low-temperature polysilicon thin film transistors in a matrix, the array substrate (10) comprising: a substrate (101); a low-temperature polysilicon layer (104) disposed on the same surface as the substrate (101), a source electrode (107), a drain electrode (108) and a first conductive layer (112); the low-temperature polysilicon layer (104) is disposed at the middle of a surface of the substrate (101), the source electrode (107) and the drain electrode (108) are disposed at two sides of the low-temperature polysilicon layer (104), one end of the source electrode (107) is electrically connected to one end of the low-temperature polysilicon layer (104), one end of the drain electrode (108) is electrically connected to another end of the low-temperature polysilicon layer (104), and another end of the drain electrode (108) is electrically connected to the first conductive layer (112); an insulation layer (109) disposed on the low-temperature polysilicon layer (104), the source electrode (107), the drain electrode (108) and the first conductive layer (112); a gate electrode (110) disposed on the insulation layer (109) and corresponding to the low-temperature polysilicon layer (104); a passivation layer (111) layered on the gate electrode (110); and a second conductive layer (113) disposed on the passivation layer (111) and corresponding to the first conductive layer (112).
(FR)La présente invention concerne un substrat matriciel (10), un panneau (1) d'affichage et un procédé de production pour le substrat matriciel (10) ; le substrat matriciel (10) ayant une pluralité de transistors en couches minces en silicium polycristallin basse température dans une matrice, le substrat matriciel (10) comprenant : un substrat (101) ; une couche (104) de silicium polycristallin basse température disposée sur la même face que le substrat (101), une électrode source (107), une électrode dévidoir (108) et une première couche conductrice (112) ; la couche (104) de silicium polycristallin basse température est disposée au milieu d'une face du substrat (101), l'électrode source (107) et l'électrode dévidoir (108) sont disposées de chaque côté de la couche (104) de silicium polycristallin basse température, une extrémité de l'électrode source (107) est connectée électriquement à une extrémité de la couche (104) de silicium polycristallin basse température, une extrémité de l'électrode dévidoir (108) est connectée électriquement à une autre extrémité de la couche (104) de silicium polycristallin basse température, et une autre extrémité de l'électrode dévidoir (108) est connectée électriquement à la première couche conductrice (112) ; une couche (109) d'isolation disposée sur la couche (104) de silicium polycristallin basse température, l'électrode source (107), l'électrode dévidoir (108) et la première couche conductrice (112) ; une électrode grille (110) disposée sur la couche (109) d'isolation et correspondant à la couche (104) de silicium polycristallin basse température ; une couche (111) de passivation stratifiée sur l'électrode grille (110) ; et une seconde couche conductrice (113) disposée sur la couche (111) de passivation et correspondant à la première couche conductrice (112).
(ZH)一种阵列基板(10)、显示面板(1)及阵列基板(10)的制备方法。阵列基板(10)具有呈矩阵分布的多个低温多晶硅薄膜晶体管,阵列基板(10)包括:基板(101);设置在基板(101)同一表面的低温多晶硅层(104)、源极(107)、漏极(108)以及第一导电层(112),低温多晶硅层(104)设置于基板(101)的表面的中部,源极(107)及漏极(108)设置于低温多晶硅层(104)的两侧,且源极(107)的一端电连接低温多晶硅层(104)的一端,漏极(108)的一端电连接低温多晶硅层(104)的另一端,漏极(108)的另一端电连接第一导电层(112);绝缘层(109),绝缘层(109)设置于低温多晶硅层(104)、源极(107)、漏极(108)以及第一导电层(112)上;栅极(110),栅极(110)设置于绝缘层(109)上且对应低温多晶硅层(104)设置;钝化层(111),层叠设置于栅极(110)上;以及第二导电层(113),第二导电层(113)设置于钝化层(111)上且对应第一导电层(112)设置。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)