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1. WO2015095643 - ARCHITECTURE DE DÉTECTION DE LIGNE DE BIT DIFFÉRENTIELLE À NOR DE PIÉGEAGE DE CHARGE

Numéro de publication WO/2015/095643
Date de publication 25.06.2015
N° de la demande internationale PCT/US2014/071369
Date du dépôt international 19.12.2014
CIB
G11C 5/06 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
5Détails de mémoires couverts par le groupe G11C11/71
06Dispositions pour interconnecter électriquement des éléments d'emmagasinage
CPC
G11C 16/10
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
10Programming or data input circuits
G11C 16/24
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
24Bit-line control circuits
G11C 2207/002
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
2207Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
002Isolation gates, i.e. gates coupling bit lines to the sense amplifier
G11C 7/18
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
18Bit line organisation; Bit line lay-out
H01L 22/14
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
22Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
10Measuring as part of the manufacturing process
14for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
H01L 27/115
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
105including field-effect components
112Read-only memory structures ; [ROM] and multistep manufacturing processes therefor
115Electrically programmable read-only memories; Multistep manufacturing processes therefor
Déposants
  • SPANSION LLC [US]/[US]
Inventeurs
  • NAZARIAN, Hagop
  • FASTOW, Richard
  • XUE, Lei
Mandataires
  • TUROCY, Gregory
Données relatives à la priorité
14/135,86320.12.2013US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) CT-NOR DIFFERENTIAL BITLINE SENSING ARCHITECTURE
(FR) ARCHITECTURE DE DÉTECTION DE LIGNE DE BIT DIFFÉRENTIELLE À NOR DE PIÉGEAGE DE CHARGE
Abrégé
(EN)
Providing for a non-volatile semiconductor memory architecture that achieves high read performance is described herein. In one aspect, an array of memory transistors arranged electrically in serial is configured to control a gate voltage of a pass transistor. The pass transistor, in turn, enables current flow between two metal bitlines of the semiconductor memory architecture. Accordingly, a relative voltage or relative current of the two metal bitlines can be measured and utilized to determine a program or erase state of a transistor of the serial array of transistors. In a particular aspect, a transistor with small capacitance is chosen for the pass transistor, resulting in a fast correspondence of the pass transistor gate voltage/current relative to transistor array current. This can equate to fast read times for the transistor array, based on differential sensing of the two metal bitlines.
(FR)
La présente invention concerne une architecture d’une mémoire à semi-conducteurs non volatile qui accomplit de grandes performances de lecture. Dans un aspect, un réseau de transistors de mémoire agencés électriquement en série est configuré pour commander une tension de grille d’un transistor de passage. Le transistor de passage permet alors un flux de courant entre deux lignes de bit métalliques de l’architecture de mémoire à semi-conducteurs. En conséquence, une tension relative ou un courant relatif des deux lignes de bit métalliques peut être mesuré et utilisé pour déterminer un programme ou pour effacer un état d’un transistor du réseau série de transistors. Dans un aspect particulier, un transistor ayant une petite capacité est choisi pour le transistor de passage, ce qui aboutit à une correspondance rapide de la tension/du courant de la grille du transistor de passage relativement au courant du réseau de transistors. Cela peut être assimilé à des temps de lecture rapides pour le réseau de transistors, sur la base d’une détection différentielle des deux lignes de bit métalliques.
Également publié en tant que
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