(EN) A Feedback Shift-Register (FSR) (400) enabling improved testing, in particular Built-In Self-Tests (BIST), is provided. Each cell (401) of the FSR may either be an observable cell, associated with a non-trivial feedback function (402) implemented by a combinational logic circuit, or a controllable cell, having an associated state variable which belongs to the dependence set of exactly one of the non-trivial feedback functions. Each controllable cell(420)is provided with a multiplexer (423) for selecting either a predecessor cell of the controllable cell or a test value as input. As a result, the sequential circuit of the FSR may be tested using tests for combinational logic. The disclosed test procedures utilize a minimal set of test vectors and allow detection of all single stuck-at faults in the FSR. The proposed modifications do not increase the propagation delay of the original design, and the resulting dynamic power dissipation during test is considerably less than that of known BIST designs.
(FR) L'invention concerne un registre à décalage à boucle fermée (FSR) (400) qui permet des essais améliorés, en particulier des auto-essais intégrés (BIST). Chaque cellule (401) du FSR peut soit être une cellule observable, associée à une fonction de rétroaction non triviale (402) mise en œuvre par un circuit logique combinatoire, ou une cellule commandable, ayant une variable d'état associée qui appartient à l'ensemble de dépendances d'exactement une fonction parmi les fonctions de rétroaction non triviales. Chaque cellule commandable (420) est pourvue d'un multiplexeur (423) pour sélectionner soit une cellule prédécesseur à la cellule commandable, soit une valeur d'essai comme entrée. Par conséquent, le circuit séquentiel du FSR peut être essayé au moyen d'essais de logique combinatoire. Les procédés d'essai selon l'invention utilisent un ensemble minimal de vecteurs d'essai et permettent la détection de toutes les fautes de type collé à zéro uniques dans le FSR. Les modifications proposées n'augmentent pas les retards de propagation du schéma d'origine, et la dissipation de puissance dynamique résultante pendant les essais est considérablement inférieure à celle des schémas de BIST connues.