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1. WO2015025391 - DISPOSITIF À SEMI-CONDUCTEURS QUI MASQUE LES DONNÉES DE STOCKAGE DE CELLULES DOUBLES ET LES PRODUIT EN SORTIE

Numéro de publication WO/2015/025391
Date de publication 26.02.2015
N° de la demande internationale PCT/JP2013/072359
Date du dépôt international 22.08.2013
CIB
G11C 16/04 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
16Mémoires mortes programmables effaçables
02programmables électriquement
04utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 16/02 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
16Mémoires mortes programmables effaçables
02programmables électriquement
CPC
G11C 16/0475
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
04using variable threshold transistors, e.g. FAMOS
0466comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
0475comprising plural independent storage sites which store independent data
G11C 16/08
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
08Address circuits; Decoders; Word-line control circuits
G11C 16/22
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
22Safety or protection circuits preventing unauthorised or accidental access to memory cells
G11C 16/24
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
24Bit-line control circuits
G11C 16/26
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
26Sensing or reading circuits; Data output circuits
G11C 16/28
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
26Sensing or reading circuits; Data output circuits
28using differential sensing or reference cells, e.g. dummy cells
Déposants
  • ルネサスエレクトロニクス株式会社 RENESAS ELECTRONICS CORPORATION [JP]/[JP]
Inventeurs
  • 田邉 憲志 TANABE, Kenji
Mandataires
  • 特許業務法人深見特許事務所 FUKAMI PATENT OFFICE, P.C.
Données relatives à la priorité
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) SEMICONDUCTOR DEVICE WHICH MASKS STORAGE DATA OF TWIN CELLS AND OUTPUTS SAME
(FR) DISPOSITIF À SEMI-CONDUCTEURS QUI MASQUE LES DONNÉES DE STOCKAGE DE CELLULES DOUBLES ET LES PRODUIT EN SORTIE
(JA) ツインセルの記憶データをマスクして出力する半導体装置
Abrégé
(EN)
A memory array (101) includes a plurality of twin cells (104), which hold binary data using a difference in threshold voltages between the same, comprising a first storage element (102) and a second storage element (103), which are each electrically rewritable. An output circuit (105), upon receiving a read request for a twin cell (104), masks storage data of the twin cell (104) and outputs the data if the threshold voltage of the first storage element (102) constituting the twin cell (104) is smaller than an erasure assessment level and the threshold voltage of the second storage element (103) constituting the twin cell (104) is smaller than the erasure assessment level.
(FR)
La présente invention concerne un réseau de mémoire (101) comprenant une pluralité de cellules doubles (104) qui contiennent des données binaires utilisant une différence de tension seuil entre lesdites cellules, comprenant un premier élément de stockage (102) et un second élément de stockage (103) qui sont chacun électriquement réinscriptibles. Un circuit de sortie (105), lorsqu'il reçoit une demande de lecture pour une cellule double (104), masque les données de stockage de la cellule double (104) et délivre les données en sortie si la tension seuil du premier élément de stockage (102) constituant la cellule double (104) est inférieure à un niveau d'évaluation d'effacement et la tension seuil du second élément de stockage (103) constituant la cellule double (104) est inférieure au niveau d'évaluation d'effacement.
(JA)
 メモリアレイ(101)は、閾値電圧の相違によって2値データを保持し、それぞれが電気的に書換え可能な第1記憶素子(102)と第2記憶素子(103)とからなるツインセル(104)を複数個含む。出力回路(105)は、ツインセル(104)の読出し要求を受けたときに、ツインセル(104)を構成する第1記憶素子(102)の閾値電圧が消去判定レベルよりも小さく、ツインセル(104)を構成する第2記憶素子(103)の閾値電圧が消去判定レベルよりも小さい場合には、ツインセル(104)の記憶データをマスクして出力する。
Également publié en tant que
KR1020167006940
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