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1. WO2014174246 - CONTRÔLE D'ACCÈS À UNE MÉMOIRE

Numéro de publication WO/2014/174246
Date de publication 30.10.2014
N° de la demande internationale PCT/GB2014/051085
Date du dépôt international 08.04.2014
CIB
G06F 13/16 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14Traitement de demandes d'interconnexion ou de transfert
16pour l'accès au bus de mémoire
CPC
G06F 12/0207
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
0207with multidimensional access, e.g. row/column, matrix
G06F 12/0623
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
06Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
0615Address space extension
0623for memory modules
G06F 13/1615
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
16for access to memory bus
1605based on arbitration
161with latency improvement
1615using a concurrent pipeline structrure
G06F 15/167
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
15Digital computers in general
16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
163Interprocessor communication
167using a common memory, e.g. mailbox
Déposants
  • ARM LIMITED [GB]/[GB]
Inventeurs
  • CAMPBELL, Michael, Andrew
Mandataires
  • BERRYMAN, Robert
Données relatives à la priorité
13/868,18023.04.2013US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) MEMORY ACCESS CONTROL
(FR) CONTRÔLE D'ACCÈS À UNE MÉMOIRE
Abrégé
(EN)
Memory access circuitry for controlling access to a memory comprising multiple memory units arranged in parallel with each other. The memory access circuitry comprising: two access units each configured to select one of the multiple memory units in response to a received memory access request and to control and track subsequent accesses to the selected memory unit, the multiple memory units comprising at least three memory units; arbitration circuitry configured to receive the memory access requests from a system and to select and forward the memory access requests to one of the two access units, the arbitration circuitry being configured to forward a plurality of memory access requests for accessing one memory unit to a first of the two access units, and to direct a plurality of memory access requests for accessing a further memory unit to a second of the two access units and to subsequently direct a plurality of memory access requests for accessing a yet further memory unit to one of the first or second access units. The two access units comprise storing circuitry to store requests in a queue prior to transmitting the requests to the respective memory unit; and tracking circuitry to track requests sent to the respective memory units and to determine when to transmit subsequent requests from the queue. The control circuitry is configured to set a state of each of the two access units, the state being one of active, prepare and dormant, the access unit in the active state being operable to transmit both access and activate requests to the respective memory unit, the activate request preparing the access in the respective memory unit and the access request accessing the data, the access unit in the prepare state being operable to transmit the activate requests and not the access requests, the access unit in the dormant state being operable not to transmit any access or activate requests, the control circuitry being configured to switch states of the two access units periodically and to set not more than one of the access units to the active state at a same time.
(FR)
La présente invention concerne des circuits d'accès à une mémoire permettant de contrôler l'accès à une mémoire comprenant de multiples unités de mémoire agencées en parallèle les unes avec les autres. Les circuits d'accès à la mémoire comprennent : deux unités d'accès configurées chacune pour sélectionner une unité des multiples unités de mémoire en réponse à une requête d'accès à la mémoire reçue et pour contrôler et suivre les accès suivants à l'unité de mémoire sélectionnée, les multiples unités de mémoire comprenant au moins trois unités de mémoire ; des circuits d'arbitrage configurés pour recevoir les requêtes d'accès à la mémoire en provenance d'un système et pour sélectionner et faire suivre les requêtes d'accès à la mémoire vers une des deux unités d'accès, les circuits d'arbitrage étant configurés pour faire suivre une pluralité de requêtes d'accès à la mémoire pour accéder à une unité de mémoire vers une première unité des deux unités d'accès, puis pour diriger une pluralité de requêtes d'accès à la mémoire pour accéder à une unité de mémoire supplémentaire vers une seconde unité des deux unités d'accès et pour ultérieurement diriger une pluralité de requêtes d'accès à la mémoire pour accéder à encore une autre unité de mémoire vers une unité parmi la première ou la seconde unité d'accès. Les deux unités d'accès comprennent des circuits de stockage permettant de stocker les requêtes dans une file d'attente avant de transmettre les requêtes vers l'unité de mémoire respective ; et des circuits de suivi permettant de suivre des requêtes envoyées aux unités de mémoire respectives et de déterminer à quels moments transmettre les requêtes suivantes depuis la file d'attente. Les circuits de commande sont configurés pour définir un état de chacune des deux unités d'accès, l'état étant un état parmi actif, en préparation et inactif, l'unité d'accès dans l'état actif pouvant fonctionner pour transmettre à la fois des requêtes d'accès et d'activation à l'unité de mémoire respective, la requête d'activation préparant l'accès à l'unité de mémoire respective et la requête d'accès accédant aux données, l'unité d'accès dans l'état en préparation pouvant fonctionner pour transmettre les requêtes d'activation et non les requêtes d'accès, l'unité d'accès dans l'état inactif pouvant fonctionner pour ne transmettre ni une requête d'accès, ni une requête d'activation, les circuits de commande étant configurés pour commuter les états des deux unités d'accès périodiquement et pour ne pas définir plus d'une des unités d'accès sur l'état actif simultanément.
Également publié en tant que
GB1517914.6
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