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1. WO2014163923 - APPAREILS ET PROCÉDÉS POUR UNE ARCHITECTURE MÉMOIRE INTÉGRÉE

Numéro de publication WO/2014/163923
Date de publication 09.10.2014
N° de la demande internationale PCT/US2014/018915
Date du dépôt international 27.02.2014
CIB
G06F 13/14 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14Traitement de demandes d'interconnexion ou de transfert
G06F 12/00 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
CPC
G06F 12/0802
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
G06F 12/0893
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0893Caches characterised by their organisation or structure
G06F 13/1684
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
16for access to memory bus
1668Details of memory controller
1684using multiple buses
G06F 13/4068
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
40Bus structure
4063Device-to-bus coupling
4068Electrical coupling
G06F 2212/1016
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2212Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
10Providing a specific technical effect
1016Performance improvement
G06F 2212/3042
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2212Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
30Providing cache or TLB in specific location of a processing system
304In main memory subsystem
3042being part of a memory device, e.g. cache DRAM
Déposants
  • MICRON TECHNOLOGY, INC. [US]/[US]
Inventeurs
  • NOBUNAGA, Dean K.
  • GHALAM, Ali Feiz Zarrin
  • GUO, Xiaojiang
  • LEE, Eric N.
Mandataires
  • SWETT, Michael
Données relatives à la priorité
13/793,34711.03.2013US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) APPARATUSES AND METHODS FOR A MEMORY DIE ARCHITECTURE
(FR) APPAREILS ET PROCÉDÉS POUR UNE ARCHITECTURE MÉMOIRE INTÉGRÉE
Abrégé
(EN)
Apparatuses and methods for reducing capacitance on a data bus are disclosed herein. In accordance with one or more described embodiments, an apparatus may comprise a plurality of memories coupled to an internal data bus and a command and address bus, each of the memories configured to receive a command on the command and address bus. One of the plurality of memories may be coupled to an external data bus. The one of the plurality of memories may be configured to provide program data to the internal data bus when the command comprises a program command and another of the plurality of memories is a target memory of the program command and may be configured to provide read data to the external data bus when the command comprises a read command and the another of the plurality of memories is a target memory of the read command.
(FR)
La présente invention concerne des appareils et des procédés permettant de réduire la capacitance sur un bus de données. Selon un ou plusieurs modes de réalisation décrits, un appareil peut comprendre une pluralité de mémoires couplées à un bus de données interne et à un bus de commande et d'adresse, chacune des mémoires étant configurée pour recevoir une commande sur le bus de commande et d'adresse. Une mémoire parmi la pluralité de mémoires peut être couplée à un bus de données externe. Ladite mémoire peut être configurée pour fournir des données de programme au bus de données interne lorsque la commande comprend une commande de programme, et une autre mémoire parmi la pluralité de mémoires est une mémoire cible de la commande de programme et peut être configurée pour fournir des données de lecture au bus de données externe lorsque la commande contient une commande de lecture et que l'autre mémoire parmi la pluralité de mémoires est une mémoire cible de la commande de lecture.
Également publié en tant que
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