(EN) Apparatuses and methods for reducing capacitance on a data bus are disclosed herein. In accordance with one or more described embodiments, an apparatus may comprise a plurality of memories coupled to an internal data bus and a command and address bus, each of the memories configured to receive a command on the command and address bus. One of the plurality of memories may be coupled to an external data bus. The one of the plurality of memories may be configured to provide program data to the internal data bus when the command comprises a program command and another of the plurality of memories is a target memory of the program command and may be configured to provide read data to the external data bus when the command comprises a read command and the another of the plurality of memories is a target memory of the read command.
(FR) La présente invention concerne des appareils et des procédés permettant de réduire la capacitance sur un bus de données. Selon un ou plusieurs modes de réalisation décrits, un appareil peut comprendre une pluralité de mémoires couplées à un bus de données interne et à un bus de commande et d'adresse, chacune des mémoires étant configurée pour recevoir une commande sur le bus de commande et d'adresse. Une mémoire parmi la pluralité de mémoires peut être couplée à un bus de données externe. Ladite mémoire peut être configurée pour fournir des données de programme au bus de données interne lorsque la commande comprend une commande de programme, et une autre mémoire parmi la pluralité de mémoires est une mémoire cible de la commande de programme et peut être configurée pour fournir des données de lecture au bus de données externe lorsque la commande contient une commande de lecture et que l'autre mémoire parmi la pluralité de mémoires est une mémoire cible de la commande de lecture.