WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2014080244) AGENCEMENT DE CŒURS DE PROCESSEUR, SYSTÈME INFORMATIQUE ET PROCÉDÉS DE CONCEPTION ET DE FONCTIONNEMENT D'UN AGENCEMENT DE CŒURS DE PROCESSEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/080244    N° de la demande internationale :    PCT/IB2012/056630
Date de publication : 30.05.2014 Date de dépôt international : 22.11.2012
CIB :
G06F 9/46 (2006.01), G06F 9/455 (2006.01)
Déposants : FREESCALE SEMICONDUCTOR, INC. [US/US]; 6501 William Cannon Drive West Austin, Texas 78735 (US) (Tous Sauf US).
ROZEN, Anton [IL/IL]; (IL) (US only).
PRIEL, Michael [IL/IL]; (IL) (US only).
SMOLYANSKY, Leonid [IL/IL]; (IL) (US only).
SOFER, Sergey [IL/IL]; (IL) (US only)
Inventeurs : ROZEN, Anton; (IL).
PRIEL, Michael; (IL).
SMOLYANSKY, Leonid; (IL).
SOFER, Sergey; (IL)
Données relatives à la priorité :
Titre (EN) PROCESSOR CORE ARRANGEMENT, COMPUTING SYSTEM AND METHODS FOR DESIGNING AND OPERATING A PROCESSOR CORE ARRANGEMENT
(FR) AGENCEMENT DE CŒURS DE PROCESSEUR, SYSTÈME INFORMATIQUE ET PROCÉDÉS DE CONCEPTION ET DE FONCTIONNEMENT D'UN AGENCEMENT DE CŒURS DE PROCESSEUR
Abrégé : front page image
(EN)The invention relates to a method of designing a processor core arrangement (10) which comprises a first processor core (12) for operation at a first operation frequency and having an associated first leakage and a second processor core (12) for operation at a second operation frequency lower than the first operation frequency and having an associated second leakage lower than the first leakage. The processor core arrangement (10) is capable of switching from the first processor core (12) to the second processor core (14) and vice versa. The method comprises: simulating said processor core arrangement to determine a reference leakage of said first processor core and said second processor core, said first processor core having an SRPG feature in said simulation; and setting said second operation frequency such that the sum of said first leakage and said second leakage is substantially equal to said reference leakage. The method further comprises providing said first processor core (12) and said second processor core (14) but not providing said SRPG feature.
(FR)La présente invention concerne un procédé de conception d'un agencement de cœurs de processeur (10) qui comprend un premier cœur de processeur (12) permettant un fonctionnement à une première fréquence de fonctionnement et ayant une première fuite associée et un second cœur de processeur (14) permettant un fonctionnement à une seconde fréquence de fonctionnement inférieure à la première et ayant une seconde fuite associée inférieure à la première. L'agencement de cœurs de processeur (10) peut commuter du premier cœur de processeur (12) au second cœur de processeur (14) et vice versa. Le procédé comprend les étapes consistant à : simuler ledit agencement de cœurs de processeur de façon à déterminer une fuite de référence dudit premier cœur de processeur et dudit second cœur de processeur, ledit premier cœur de processeur ayant une fonction SRPG dans ladite simulation ; et paramétrer ladite seconde fréquence de fonctionnement d'une manière telle que la somme desdites première et seconde fuites est sensiblement égale à ladite fuite de référence. Le procédé comprend en outre une étape consistant à mettre en place ledit premier cœur de processeur (12) et ledit second cœur de processeur (14) mais pas ladite fonction SRPG.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)