WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2014013575) CIRCUIT À RETARD ET UN CIRCUIT INTÉGRÉ COMPORTANT LEDIT CIRCUIT À RETARD
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/013575    N° de la demande internationale :    PCT/JP2012/068242
Date de publication : 23.01.2014 Date de dépôt international : 18.07.2012
CIB :
H03K 5/00 (2006.01), H03K 5/13 (2014.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (Tous Sauf US).
IDE Masao [JP/JP]; (JP) (US Seulement)
Inventeurs : IDE Masao; (JP)
Mandataire : DOI Kenji; Hayashi, Doi & Associates, Toshou-Bldg. No.3, 3-9-5, Shin-yokohama, Kohoku-ku, Yokohama-shi, Kanagawa 2220033 (JP)
Données relatives à la priorité :
Titre (EN) DELAY CIRCUIT AND INTEGRATED CIRCUIT HAVING SAME
(FR) CIRCUIT À RETARD ET UN CIRCUIT INTÉGRÉ COMPORTANT LEDIT CIRCUIT À RETARD
(JA) 遅延回路及びそれを有する集積回路
Abrégé : front page image
(EN)A delay circuit has a delay gate group and a voting circuit. The delay gate group has three or more types of delay gates, which are configured by inverters of one stage or a plurality of stages having the same type of transistor, and which input an input signal and then output a delayed signal after a period of delay time, wherein each of the three or more types of delay gates are configured by inverters of different types of transistors, and the periods of the delay times of the three or more types of delay gates are set to be the same design delay time. The voting circuit inputs the delay signal of each delay gate of the delay gate group, and on the basis of the delay signals output from a majority of delay gates that have actual delay times that are equivalent to the design delay times among the delay gates of the delay gate group, outputs an output signal that has an actual delay time that is equivalent to the design delay time.
(FR)La présente invention concerne un circuit à retard qui comporte un groupe de portes à retard et un circuit de vite. Le groupe de portes à retard comporte trois, ou plus, types de portes à retard, qui sont conçus par des onduleurs d'un étage ou d'une pluralité d'étages qui possèdent le même type de transistor, et qui entrent un signal d'entrée et puis produisent un signal retardé après une période de temps de retard, chacun des trois, ou plus, types de portes à retard sont conçus par des onduleurs de différents types de transistors, et les périodes des temps de retard des trois, ou plus, types de portes à retard sont réglées afin d'être le même temps de retard de conception. Le circuit de vote entre le signal de retard de chaque porte à retard du groupe de portes à retard, et en fonction des signaux de retard produits à partir d'une majorité de portes à retard qui possèdent des temps de retard réels qui sont équivalents au temps de retard de conception parmi les portes à retard du groupe de portes à retard, produit un signal de sortie qui possède un temps de retard réel qui est équivalent au temps de retard de conception.
(JA)同一種類のトランジスタを有する1段又は複数段のインバータで構成され,入力信号を入力し遅延時間後に遅延信号を出力するディレイゲートを3種類以上有し,3種類以上のディレイゲートは各々異なる種類のトランジスタのインバータで構成され,3種類以上のディレイゲートの遅延時間は同じ設計遅延時間に設定されたディレイゲート群と,ディレイゲート群の各ディレイゲートの遅延信号を入力し,ディレイゲート群のディレイゲートのうち設計遅延時間と同等な実遅延時間を有する過半数のディレイゲートから出力される遅延信号に基づいて,設計遅延時間と同等の実遅延時間を有する出力信号を出力する多数決回路とを有する遅延回路。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)