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1. (WO2014006588) ARCHITECTURE INFORMATIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/006588    N° de la demande internationale :    PCT/IB2013/055480
Date de publication : 09.01.2014 Date de dépôt international : 04.07.2013
CIB :
G06F 13/40 (2006.01)
Déposants : KELSON, Ron [AU/MT]; (MT).
SYNAPTIC LABORATORIES LIMITED; Synaptic Laboratories Limited 13 Nadur Heights Nadur Gozo, NDR-1390 (MT) (Tous Sauf US)
Inventeurs : GITTINS, Benjamin; (MT)
Données relatives à la priorité :
2012902870 05.07.2012 AU
2012905522 17.12.2012 AU
2013902135 09.06.2013 AU
Titre (EN) COMPUTER ARCHITECTURE
(FR) ARCHITECTURE INFORMATIQUE
Abrégé : front page image
(EN)A computing device [600] for performing real-time and mixed criticality tasks has at least one sub-computing device [608, 609]. Each sub-computing device has at least one bus, [101, 601] at least one bus master [605, 606, 611, 612, 613, 614], at least one memory store, [222, 232]. At least one of the at least one sub-computing devices [608, 609] has at least two bus masters [605, 606, 611, 612, 613, 614], and a means [101, 601, 605, 606] to enable or disable at least one of the at least two bus masters [605, 606, 611, 612, 613, 614] from issuing memory transfer requests onto the bus [101, 601] without resetting the at least one of the at least two bus masters [605, 606, 611, 612, 613, 614]. In another aspect, the computing device [600] has at least two cache modules [223, 224, 233, 234] arranged in parallel. The first cache module [223, 224, 233, 234] has an input address space of at least 1 kilobyte in length. The computing device [600] has at least one bus master [611, 612, 613, 614]. A first bus master [611, 612, 613, 614] can perform memory transfer requests with both the first cache module [223, 224, 233, 234] and another cache module [223, 224, 233, 234]. The computing device [600] has at least one memory store [222, 232]. A first contiguous subset of the input address space of at least 1 kilobyte in length of a first memory store [222, 232] is bijectively mapped as cacheable with at least a contiguous subset of the input address space of the first cache module [223, 224, 233, 234], and bijectively mapped as cacheable with at least a subset of the output address space of the first bus master [611, 612, 613, 614]. In another aspect a computing device [1200] has N > 1 sub-computing devices [1220, 1240, 1260]. Each sub-computing device [1220, 1240, 1260] has at least one bus [1221, 1241, 1261], at least one bus master [1230, 1231, 1291, 1292, 1243, 1263, 1295, 1296] that is a processor [1230, 1231, 1243, 1263], and has the bus slave interface of at least one memory store [1293, 1294, 1281] connected to one of the busses [1221, 1241, 1261]. The computing device has at least one unidirectional bus bridge [1291, 1292, 1295, 1296] that is connected to one of the sub-computing devices [1220, 1240, 1260]. The computing device has at least one memory store [1293, 1294, 1281] that is connected to two of the sub-computing devices. Specifically, X of the N sub-computing devices 1220, 1240, 1260] are directly connected to a common bus [1221] by a corresponding bus bridge [1291, 1292, 1295, 1296] where the value of X is 2 <= X <= N. A first set of two of the sub-computing devices [1220, 1240, 1260] are connected to each other by a first memory store [1293, 1294, 1281].
(FR)L'invention concerne un dispositif informatique [600] destiné à réaliser des tâches en temps réel et de criticité mixte, comprenant au moins un sous-dispositif informatique [608, 609]. Chaque sous-dispositif informatique est doté d'au moins un bus [101, 601], d'au moins un gestionnaire [605, 606, 611, 612, 613, 614] de bus et d'au moins un stockage [222, 232] en mémoire. Le ou au moins un des sous-dispositifs informatiques [608, 609] comprend au moins deux gestionnaires [605, 606, 611, 612, 613, 614] de bus, et un moyen [101, 601, 605, 606] destiné à permettre ou à empêcher au moins un desdits au moins deux gestionnaires [605, 606, 611, 612, 613, 614] de bus d'émettre des demandes de transfert en mémoire sur le bus [101, 601] sans réinitialiser ledit ou lesdits gestionnaires parmi lesdits au moins deux gestionnaires [605, 606, 611, 612, 613, 614] de bus. Dans un autre aspect, le dispositif informatique [600] comprend au moins deux modules [223, 224, 233, 234] de cache disposés en parallèle. Le premier module [223, 224, 233, 234] de cache est doté d'un espace d'adresses d'entrée d'au moins 1 kilo-octet de longueur. Le dispositif informatique [600] comprend au moins un gestionnaire [611, 612, 613, 614] de bus. Un premier gestionnaire [611, 612, 613, 614] de bus peut réaliser des demandes de transfert en mémoire à la fois avec le premier module [223, 224, 233, 234] de cache et avec un autre module [223, 224, 233, 234] de cache. Le dispositif informatique [600] est doté d'au moins un stockage [222, 232] en mémoire. Un premier sous-ensemble contigu de l'espace d'adresses d'entrée d'au moins 1 kilo-octet de longueur d'un premier stockage [222, 232] en mémoire est associé bijectivement comme apte à la mise en cache avec au moins un sous-ensemble contigu de l'espace d'adresses d'entrée du premier module [223, 224, 233, 234] de cache, et associé bijectivement comme apte à la mise en cache avec au moins un sous-ensemble de l'espace d'adresses de sortie du premier gestionnaire [611, 612, 613, 614] de bus. Dans un autre aspect, un dispositif informatique [1200] comprend N > 1 sous-dispositifs informatiques [1220, 1240, 1260]. Chaque sous-dispositif informatique [1220, 1240, 1260] est doté d'au moins un bus [1221, 1241, 1261], d'au moins un gestionnaire [1230, 1231, 1291, 1292, 1243, 1263, 1295, 1296] de bus qui est un processeur [1230, 1231, 1243, 1263], et comprend l'interface esclave de bus d'au moins un stockage [1293, 1294, 1281] en mémoire relié à un des bus [1221, 1241, 1261]. Le dispositif informatique comprend au moins un pont [1291, 1292, 1295, 1296] de bus unidirectionnel relié à un des sous-dispositifs informatiques [1220, 1240, 1260]. Le dispositif informatique comprend au moins un stockage [1293, 1294, 1281] en mémoire relié à deux des sous-dispositifs informatiques. Plus précisément, X des N sous-dispositifs informatiques [1220, 1240, 1260] sont directement reliés à un bus commun [1221] par un pont [1291, 1292, 1295, 1296] de bus correspondant, la valeur de X étant 2 <= X <= N. Deux des sous-dispositifs informatiques [1220, 1240, 1260] sont reliés l'un à l'autre par un premier stockage [1293, 1294, 1281] en mémoire.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)