WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2014003966) ESSAI MARGINAL SANS CONTACT D'INTERFACES E/S DE MÉMOIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/003966    N° de la demande internationale :    PCT/US2013/043483
Date de publication : 03.01.2014 Date de dépôt international : 30.05.2013
CIB :
G11C 29/08 (2006.01), G01R 31/26 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard M/S: RNB-4-150 Santa Clara, California 95054 (US)
Inventeurs : MENON, Sankaran M.; (US).
ROEDER, Robert R.; (US)
Mandataire : VINCENT, Lester; Blakely Sokoloff Taylor & Zafman 1279 Oakmead Parkway Sunnyvale, California 94085-4040 (US)
Données relatives à la priorité :
13/536,372 28.06.2012 US
Titre (EN) NO-TOUCH STRESS TESTING OF MEMORY I/O INTERFACES
(FR) ESSAI MARGINAL SANS CONTACT D'INTERFACES E/S DE MÉMOIRE
Abrégé : front page image
(EN)Embodiments are generally directed no-touch stress testing of memory input/output (I/O) interfaces. An embodiment of a memory device includes a system element to be coupled with a dynamic random-access memory (DRAM), the system element including a memory interface for connection with the DRAM, the interface including a driver and a receiver, a memory controller for control of the DRAM, and a timing stress testing logic for testing of the I/O interface.
(FR)Des modes de réalisation de l'invention portent d'une manière générale sur l'essai marginal sans contact d'interfaces d'entrée/sortie (E/S) de mémoire. Un mode de réalisation d'un dispositif de mémoire comprend un élément de système à coupler à une mémoire vive dynamique (DRAM), l'élément de système comprenant une interface mémoire destinée à être connectée à la DRAM, l'interface comprenant un circuit de pilotage et un récepteur, un contrôleur de mémoire pour la commande de la DRAM, et une logique d'essai marginal temporel pour tester l'interface E/S.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)