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1. (WO2013183255) TRANSISTOR EN COUCHE MINCE ET PROCÉDÉ DE FABRICATION DE TRANSISTOR EN COUCHE MINCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/183255    N° de la demande internationale :    PCT/JP2013/003403
Date de publication : 12.12.2013 Date de dépôt international : 29.05.2013
CIB :
H01L 21/336 (2006.01), H01L 29/786 (2006.01)
Déposants : PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP)
Inventeurs : KISHIDA, Yuji; .
SATOH, Eiichi; .
KAWASHIMA, Takahiro;
Mandataire : NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
Données relatives à la priorité :
2012-130813 08.06.2012 JP
Titre (EN) THIN-FILM TRANSISTOR AND METHOD FOR MANUFACTURING THIN-FILM TRANSISTOR
(FR) TRANSISTOR EN COUCHE MINCE ET PROCÉDÉ DE FABRICATION DE TRANSISTOR EN COUCHE MINCE
(JA) 薄膜トランジスタ及び薄膜トランジスタの製造方法
Abrégé : front page image
(EN)A thin-film transistor provided with the following: a gate electrode (2) located on top of a substrate (1); a gate-insulating layer (3) located on top of the gate electrode (2); a semiconductor layer (40) opposite the gate electrode (2) with the gate-insulating layer (3) interposed therebetween; a protective layer (6) that is located on top of the semiconductor layer (40) and contains an organic material; and a source electrode (8S) and drain electrode (8D) laid out opposite each other, at least parts of which are located on top of the protective layer (6). The protective layer (6) has a modified layer (62) produced by modification of a surface layer in a region exposed by the source electrode (8S) and the drain electrode (8D). At least part of said modified layer (62) is in contact with the semiconductor layer (40). The defect density (Nt, in cm3) of the semiconductor layer (40) and the taper angle (θ, in °) of the edge of the protective layer (6) satisfy the relation Nt ≤ 0.0556θ+16.86.
(FR)L'invention concerne un transistor en couche mince comprenant les éléments suivants : une électrode de grille (2) située au-dessus d'un substrat (1) ; une couche d'isolation de grille (3) située au-dessus de l'électrode de grille (2) ; une couche de semi-conducteur (40) opposée à l'électrode de grille (2) avec la couche d'isolation de grille (3) interposée entre celles-ci ; une couche protectrice (6) qui est située au-dessus de la couche de semi-conducteur (40) et contient un matériau organique ; et une électrode de source (8S) et une électrode de drain (8D) disposées de manière opposée l'une à l'autre, au moins des parties desquelles étant situées au-dessus de la couche protectrice (6). La couche protectrice (6) possède une couche modifiée (62) produite par modification d'une couche de surface dans une région exposée par l'électrode de source (8S) et l'électrode de drain (8D). Au moins une partie de ladite couche modifiée (62) est en contact avec la couche de semi-conducteur (40). La densité de défaut (Nt, en cm−3) de la couche de semi-conducteur (40) et l'angle incliné (θ, en °) du bord de la couche protectrice (6) satisfont la relation Nt ≤ 0,0556θ+16,86.
(JA) 薄膜トランジスタであって、基板(1)上に位置するゲート電極(2)と、ゲート電極(2)上に位置するゲート絶縁層(3)と、ゲート絶縁層(3)を間に介してゲート電極(2)と対向する半導体層(40)と、半導体層(40)上に位置する有機材料を含む保護層(6)と、互いに対向して配置され、保護層(6)上に少なくとも一部が位置するソース電極(8S)及びドレイン電極(8D)と、を備え、保護層(6)は、ソース電極(8S)及びドレイン電極(8D)から露出した領域における表面層が変質することによって生成された、少なくとも一部が半導体層(40)と接する変質層(62)を有し、半導体層(40)の欠陥密度をNt(cm-3)とし、保護層(6)の端部のテーパ角をθ(°)とすると、Nt≦0.0556θ+16.86の関係式を満たす。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)