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1. WO2013132767 - PROCESSEUR, SYSTÈME MULTIPROCESSEUR, COMPILATEUR, SYSTÈME LOGICIEL, SYSTÈME DE COMMANDE DE MÉMOIRE ET SYSTÈME INFORMATIQUE

Numéro de publication WO/2013/132767
Date de publication 12.09.2013
N° de la demande internationale PCT/JP2013/000956
Date du dépôt international 20.02.2013
CIB
G06F 9/30 2006.1
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9Dispositions pour la commande par programme, p.ex. unités de commande
06utilisant des programmes stockés, c. à d. utilisant un moyen de stockage interne à l'équipement de traitement de données pour recevoir ou conserver les programmes
30Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
G06F 12/08 2006.1
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
02Adressage ou affectation; Réadressage
08dans des systèmes de mémoires hiérarchiques, p.ex. des systèmes de mémoire virtuelle
G06F 15/78 2006.1
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
15Calculateurs numériques en général; Équipement de traitement de données en général
76Architectures de calculateurs universels à programmes enregistrés
78comprenant une seule unité centrale
CPC
G06F 9/3016
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
30145Instruction analysis, e.g. decoding, instruction word fields
3016Decoding the operand specifier, e.g. specifier format
G06F 9/30189
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
30181Instruction operation extension or modification
30189according to execution mode, e.g. mode flag
G06F 9/30196
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
30181Instruction operation extension or modification
30196using decoder, e.g. decoder per instruction set, adaptable or programmable decoders
G06F 9/3885
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
3885using a plurality of independent parallel functional units
Déposants
  • パナソニック株式会社 PANASONIC CORPORATION [JP]/[JP]
Inventeurs
  • 越智 直紀 OCHI, Naoki
Mandataires
  • 新居 広守 NII, Hiromori
Données relatives à la priorité
2012-05364609.03.2012JP
Langue de publication Japonais (ja)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) PROCESSOR, MULTIPROCESSOR SYSTEM, COMPILER, SOFTWARE SYSTEM, MEMORY CONTROL SYSTEM AND COMPUTER SYSTEM
(FR) PROCESSEUR, SYSTÈME MULTIPROCESSEUR, COMPILATEUR, SYSTÈME LOGICIEL, SYSTÈME DE COMMANDE DE MÉMOIRE ET SYSTÈME INFORMATIQUE
(JA) プロセッサ、マルチプロセッサシステム、コンパイラ、ソフトウェアシステム、メモリ制御システムおよびコンピュータシステム
Abrégé
(EN) This processor is provided with: a first instruction processing unit (102) which, in a first mode, receives a first input including an instruction which is included in a first instruction set in order to execute scheduling and decoding of the instruction; a second instruction processing unit (103) which has a simpler configuration than the first instruction processing unit (102) and which, in a second mode, receives the first input in order to execute scheduling and decoding of the instruction; a third instruction processing unit (104) which has a simpler configuration than the first instruction processing unit (102) and the second instruction processing unit (103) and which, in a third mode, receives a second input including an instruction which is included in a second instruction set configured from a portion of the instructions in the first instruction set in order to execute scheduling and decoding of the instruction; an execution result selection unit (105) which, in accordance with the mode, selects the execution result of any one of the instruction processing units; and an instruction execution unit (106) which, in accordance with the selected execution result, executes the instruction.
(FR) La présente invention concerne un processeur pourvu : d'une première unité de traitement d'instruction (102) qui, dans un premier mode, reçoit une première entrée comprenant une instruction qui est comprise dans un premier ensemble d'instructions afin d'exécuter une planification et un décodage de l'instruction; d'une deuxième unité de traitement d'instruction (103) qui présente une conception plus simple que la première unité de traitement d'instruction (102) et qui, dans un deuxième mode, reçoit la première entrée afin d'exécuter une planification et un décodage de l'instruction; d'une troisième unité de traitement d'instruction (104) qui présente une conception plus simple que la première unité de traitement d'instruction (102) et la deuxième unité de traitement d'instruction (103) et qui, dans un troisième mode, reçoit une seconde entrée comprenant une instruction qui est comprise dans un second ensemble d'instructions conçu à partir d'une partie des instructions du premier ensemble d'instructions afin d'exécuter une planification et un décodage de l'instruction; d'une unité de sélection de résultat d'exécution (105) qui, en fonction du mode, sélectionne le résultat d'exécution de l'une quelconque des unités de traitement d'instruction; et d'une unité d'exécution d'instruction (106) qui, selon le résultat d'exécution sélectionné, exécute l'instruction.
(JA)  プロセッサは、第1モードにおいて、第1命令セットに含まれる命令を含む第1入力を受け、命令のスケジューリングおよびデコードを実行する第1命令処理部(102)と、第1命令処理部(102)に比べ単純な構成を有し、第2モードにおいて、第1入力を受け、命令のスケジューリングおよびデコードを実行する第2命令処理部(103)と、第1命令処理部(102)および第2命令処理部(103)に比べ単純な構成を有し、第3モードにおいて、第1命令セットの一部の命令から構成される第2命令セットに含まれる命令を含む第2入力を受け、命令のスケジューリングおよびデコードを実行する第3命令処理部(104)と、モードに応じて、いずれか1つの命令処理部の実行結果を選択する実行結果選択部(105)と、選択された実行結果に応じ、命令を実行する命令実行部(106)とを備える。
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