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1. (WO2013047085) DISPOSITIF SEMICONDUCTEUR ET PROCÉDÉ DE FABRICATION D'UN DISPOSITIF SEMICONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/047085    N° de la demande internationale :    PCT/JP2012/072178
Date de publication : 04.04.2013 Date de dépôt international : 31.08.2012
CIB :
H01L 29/78 (2006.01), H01L 21/336 (2006.01), H01L 29/06 (2006.01), H01L 29/12 (2006.01)
Déposants : SUMITOMO ELECTRIC INDUSTRIES, LTD. [JP/JP]; 5-33, Kitahama 4-chome, Chuo-ku, Osaka-shi, Osaka 5410041 (JP) (Tous Sauf US).
MASUDA, Takeyoshi [JP/JP]; (JP) (US Seulement).
WADA, Keiji [JP/JP]; (JP) (US Seulement).
HIYOSHI, Toru [JP/JP]; (JP) (US Seulement)
Inventeurs : MASUDA, Takeyoshi; (JP).
WADA, Keiji; (JP).
HIYOSHI, Toru; (JP)
Mandataire : Fukami Patent Office, p.c.; Nakanoshima Central Tower, 2-7, Nakanoshima 2-chome, Kita-ku, Osaka-shi, Osaka 5300005 (JP)
Données relatives à la priorité :
2011-208438 26.09.2011 JP
Titre (EN) SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMICONDUCTEUR ET PROCÉDÉ DE FABRICATION D'UN DISPOSITIF SEMICONDUCTEUR
(JA) 半導体装置および半導体装置の製造方法
Abrégé : front page image
(EN)This MOSFET (1) is provided with a semiconductor substrate having a trench formed on the main surface (10A), a gate oxide film (30), a gate electrode (40), and source wiring (60). The semiconductor substrate (10) includes an n-type drift layer (12), and a p-type body layer (13). The trench is formed in such a manner as to penetrate the body layer (13) and reach the drift layer (12). The trench includes an outer peripheral trench (22) positioned in such a manner as to encircle an active region in a plan view. A fixed potential region (10C), in which the body layer (13) is exposed, is formed on the main surface (10A) on the opposite side of the active region, as viewed from the outer peripheral trench (22). The source wiring (60) is positioned in such a manner as to overlap with the active region in a plan view. The fixed potential region (10C) is electrically connected to the source wiring (60).
(FR)L'invention concerne un MOSFET (1) comprenant un substrat semiconducteur comportant une tranchée formée dans la surface principale (10A), un film d'oxyde de grille (30), une électrode de grille (40) et un câblage de source (60). Le substrat semiconducteur (10) comprend une couche de dérive de type n (12) et une couche de corps de type p (13). La tranchée est formée de manière à pénétrer la couche de corps (13) et à atteindre la couche de dérive (12). La tranchée comprend une tranchée périphérique extérieure (22) placée de manière à entourer une région active dans une vue en plan. Une région à potentiel fixe (10C), dans laquelle la couche de corps (13) est exposée, est formée sur la surface principale (10A) du côté opposé à la région active, en regardant depuis la tranchée périphérique extérieure (22). Le câblage de source (60) est positionné de manière à être superposé à la région active dans une vue en plan. La région à potentiel fixe (10C) est connectée électriquement au câblage de source (60).
(JA) MOSFET(1)は、主表面(10A)にトレンチが形成された半導体基板と、ゲート酸化膜(30)と、ゲート電極(40)と、ソース配線(60)とを備える。半導体基板(10)は、n型のドリフト層(12)と、p型のボディ層(13)とを含む。トレンチは、ボディ層(13)を貫通してドリフト層(12)に達するように形成されている。トレンチは、平面的に見て活性領域を取り囲むように配置される外周トレンチ(22)を含む。外周トレンチ(22)から見て活性領域とは反対側の主表面(10A)にはボディ層(13)が露出した電位固定領域(10C)が形成されている。ソース配線(60)は、平面的に見て活性領域に重なるように配置されている。電位固定領域(10C)は、ソース配線(60)と電気的に接続されている。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)