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1. WO2012019861 - ARCHITECTURE DE MÉMOIRE DE MORPHAGE

Numéro de publication WO/2012/019861
Date de publication 16.02.2012
N° de la demande internationale PCT/EP2011/062091
Date du dépôt international 14.07.2011
CIB
G11C 7/10 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
7Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
10Dispositions d'interface d'entrée/sortie de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
G11C 11/408 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
11Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21utilisant des éléments électriques
34utilisant des dispositifs à semi-conducteurs
40utilisant des transistors
401formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
4063Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture ou la synchronisation
407pour des cellules de mémoire du type à effet de champ
408Circuits d'adressage
G11C 11/4099 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
11Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21utilisant des éléments électriques
34utilisant des dispositifs à semi-conducteurs
40utilisant des transistors
401formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
4063Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture ou la synchronisation
407pour des cellules de mémoire du type à effet de champ
409Circuits de lecture-écriture
4099Traitement de cellules factices; Générateurs de tension de référence
CPC
G11C 11/4087
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
407for memory cells of the field-effect type
408Address circuits
4087Address decoders, e.g. bit - or word line decoders; Multiple line decoders
G11C 11/4097
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
407for memory cells of the field-effect type
409Read-write [R-W] circuits 
4097Bit-line organisation, e.g. bit-line layout, folded bit lines
G11C 11/4099
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
407for memory cells of the field-effect type
409Read-write [R-W] circuits 
4099Dummy cell treatment; Reference voltage generators
G11C 2211/4013
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
2211Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
401Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
4013Memory devices with multiple cells per bit, e.g. twin-cells
G11C 7/1045
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1015Read-write modes for single port memories, i.e. having either a random port or a serial port
1045Read-write mode select circuits
Déposants
  • INTERNATIONAL BUSINESS MACHINES CORPORATION [US]/[US] (AllExceptUS)
  • IBM UNITED KINGDOM LIMITED [GB]/[GB] (MG)
  • REOHR, William, Robert [US]/[US] (UsOnly)
  • ANAND, Darren, Lane [US]/[US] (UsOnly)
  • JACUNSKI, Mark, David [US]/[US] (UsOnly)
Inventeurs
  • REOHR, William, Robert
  • ANAND, Darren, Lane
  • JACUNSKI, Mark, David
Mandataires
  • ROBERTS, Scott
Données relatives à la priorité
12/852,94609.08.2010US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) MORPHING MEMORY ARCHITECTURE
(FR) ARCHITECTURE DE MÉMOIRE DE MORPHAGE
Abrégé
(EN)
A memory circuit comprises a memory array including a plurality of memory cells, multiple word lines, and at least one bit line. Each of the memory cells is coupled to a unique pair of a bit line and a word line for selectively accessing the memory cells. The memory circuit further includes at least one control circuit coupled to the word lines and operative to selectively change an operation of the memory array between a first data storage mode and at least a second data storage mode as a function of at least one control signal supplied to the control circuit. In the first data storage mode, each of the memory cells is allocated to a corresponding stored logic bit, and in the second data storage mode, at least two memory cells are allocated to a corresponding stored logic bit.
(FR)
La présente invention concerne un circuit de mémoire comprenant un réseau de mémoire comprenant une pluralité de cellules mémoire, plusieurs lignes de mots, et au moins une ligne de bits. Chacune des cellules de mémoire est couplée à un couple unique d'une ligne de bits et d'une ligne de mots qui permettent d'accéder sélectivement aux cellules de mémoire. Le circuit de mémoire comprend en outre au moins un circuit de commande couplé aux lignes de mots et conçu pour modifier de façon sélective le fonctionnement du réseau de mémoire entre un premier mode de stockage des données et au moins un second mode de stockage des données en fonction d'au moins un signal de commande fourni au circuit de commande. Dans le premier mode de stockage des données, chacune des cellules de mémoire est affectée à un bit logique enregistré correspondant, et dans le second mode de stockage des données, au moins deux cellules de mémoire sont affectées à un bit logique enregistré correspondant.
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