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1. WO2012009295 - OPTIMISATION EN FONCTION DE LA PUISSANCE ET ATTÉNUATION DU RISQUE AU NIVEAU ARCHITECTURAL

Numéro de publication WO/2012/009295
Date de publication 19.01.2012
N° de la demande internationale PCT/US2011/043609
Date du dépôt international 11.07.2011
CIB
G06F 9/455 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9Dispositions pour la commande par programme, p.ex. unités de commande
06utilisant des programmes stockés, c. à d. utilisant un moyen de stockage interne à l'équipement de traitement de données pour recevoir ou conserver les programmes
44Dispositions pour exécuter des programmes spécifiques
455Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
CPC
G06F 30/30
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
30Computer-aided design [CAD]
30Circuit design
G06F 30/39
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
30Computer-aided design [CAD]
30Circuit design
39Circuit design at the physical level
Déposants
  • ALGOTOCHIP CORPORATION [US/US]; 530 Lakeside Drive, Suite 260 Sunnyvale, CA 94085-4064, US (AllExceptUS)
  • DURBHA, Ananth [US/US]; US (UsOnly)
  • NG, Pius [US/US]; US (UsOnly)
  • OBLOCK, Gary [US/US]; US (UsOnly)
  • KADIYALA, Suresh [US/US]; US (UsOnly)
  • PADMANABHAN, Satish [US/US]; US (UsOnly)
Inventeurs
  • DURBHA, Ananth; US
  • NG, Pius; US
  • OBLOCK, Gary; US
  • KADIYALA, Suresh; US
  • PADMANABHAN, Satish; US
Mandataires
  • MACAULAY, John, M.; Pillsbury Winthrop Shaw Pittman LLP P.O. Box 10500-intellectual Property Group Mclean, VA 22102, US
Données relatives à la priorité
12/835,64013.07.2010US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) ARCHITECTURAL LEVEL POWER-AWARE OPTIMIZATION AND RISK MITIGATION
(FR) OPTIMISATION EN FONCTION DE LA PUISSANCE ET ATTÉNUATION DU RISQUE AU NIVEAU ARCHITECTURAL
Abrégé
(EN)
Systems and methods are disclosed to automatically synthesize a custom integrated circuit by receiving a specification of the custom integrated circuit including computer readable code and generating a profile of the computer readable code to determine instruction usage; automatically generating a processor architecture uniquely customized to the computer readable code, the processor architecture having one or more processing blocks to implement one or more instructions; determining an instruction execution sequence based on the code profile and reassigning the instruction sequence to spread operation to different blocks on the IC to reduce hot spots; and synthesizing the generated processor chip specification into a computer readable description of the custom integrated circuit for semiconductor fabrication.
(FR)
L'invention concerne des systèmes et des procédés pour synthétiser automatiquement un circuit intégré personnalisé par réception d'une spécification du circuit intégré personnalisé comprenant un code lisible par ordinateur et par production d'un profil du code lisible par ordinateur pour déterminer l'utilisation des instructions; par production automatique d'une architecture de processeur spécifiquement adaptée au code lisible par ordinateur, l'architecture du processeur ayant un ou plusieurs blocs de traitement pour mettre en œuvre une ou plusieurs instructions; par détermination d'une séquence d'exécution d'instructions sur la base du profil de code et réattribution de la séquence d'instructions afin d'étendre l'opération aux différents blocs sur le circuit intégré, afin d'éviter les points sensibles; et par synthèse de la spécification de la puce de traitement produite sous la forme d'une description lisible par ordinateur du circuit intégré personnalisé pour la fabrication du semi-conducteur.
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