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Paramétrages

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1. WO2012006025 - PROCÉDÉ ET APPAREIL POUR EXTRÉMITÉ DE MÉMOIRE DYNAMIQUE

Numéro de publication WO/2012/006025
Date de publication 12.01.2012
N° de la demande internationale PCT/US2011/042029
Date du dépôt international 27.06.2011
CIB
G11C 7/10 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
7Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
10Dispositions d'interface d'entrée/sortie de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
G11C 11/4096 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
11Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21utilisant des éléments électriques
34utilisant des dispositifs à semi-conducteurs
40utilisant des transistors
401formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
4063Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture ou la synchronisation
407pour des cellules de mémoire du type à effet de champ
409Circuits de lecture-écriture
4096Circuits de commande ou de gestion d'entrée/sortie de données, p.ex. circuits pour la lecture ou l'écriture, circuits d'attaque d'entrée/sortie ou commutateurs de lignes de bits
G11C 11/4093 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
11Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21utilisant des éléments électriques
34utilisant des dispositifs à semi-conducteurs
40utilisant des transistors
401formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
4063Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture ou la synchronisation
407pour des cellules de mémoire du type à effet de champ
409Circuits de lecture-écriture
4093Dispositions d'interface d'entrée/sortie de données, p.ex. mémoires tampon de données
CPC
G06F 13/1668
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
16for access to memory bus
1668Details of memory controller
G06F 13/4086
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
40Bus structure
4063Device-to-bus coupling
4068Electrical coupling
4086Bus impedance matching, e.g. termination
G11C 7/1045
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1015Read-write modes for single port memories, i.e. having either a random port or a serial port
1045Read-write mode select circuits
G11C 7/1051
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
G11C 7/1057
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
1057Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
G11C 7/1078
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
Déposants
  • INTEL CORPORATION [US/US]; 2200 Mission College Boulevard MS: RNB-4-150 Santa Clara, California 95052, US (AllExceptUS)
  • MCCALL, James A. [US/US]; US (UsOnly)
  • BAINS, Kuljit S. [IN/US]; US (UsOnly)
Inventeurs
  • MCCALL, James A.; US
  • BAINS, Kuljit S.; US
Mandataires
  • VINCENT, Lester J.; Blakely Sokoloff Taylor & Zafman 1279 Oakmead Parkway Sunnyvale, California 94085, US
Données relatives à la priorité
12/824,69828.06.2010US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) A METHOD AND APPARATUS FOR DYNAMIC MEMORY TERMINATION
(FR) PROCÉDÉ ET APPAREIL POUR EXTRÉMITÉ DE MÉMOIRE DYNAMIQUE
Abrégé
(EN)
Described herein are a method and an apparatus for dynamically switching between one or more finite termination impedance value settings to a memory input-output (I/O) interface of a memory in response to a termination signal level. The method comprises: setting a first termination impedance value setting for a termination unit of an input-output (I/O) interface of a memory; assigning the first termination impedance value setting to the termination unit when the memory is not being accessed; and switching from the first termination impedance value setting to a second termination impedance value setting in response to a termination signal level.
(FR)
La présente invention a trait à un procédé et à un appareil permettant de basculer de façon dynamique entre un ou plusieurs réglages de valeur d'impédance d'extrémité limités et une interface d'entrée/sortie (E/S) d'une mémoire en réponse à un niveau de signal d'extrémité. Le procédé comprend les étapes consistant : à régler un premier réglage de valeur d'impédance d'extrémité pour une unité d'extrémité d'une interface d'entrée/sortie (E/S) d'une mémoire ; à attribuer le premier réglage de valeur d'impédance d'extrémité à l'unité d'extrémité lorsque la mémoire n'est pas accédée ; et à commuter du premier réglage de valeur d'impédance d'extrémité à un second réglage de valeur d'impédance d'extrémité en réponse à un niveau de signal d'extrémité.
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