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Paramétrages

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1. WO2012005895 - PROCÉDÉ ET DISPOSITIF D'ÉMULATION VIRTUELLE SUR CIRCUIT UTILISATEUR

Numéro de publication WO/2012/005895
Date de publication 12.01.2012
N° de la demande internationale PCT/US2011/040420
Date du dépôt international 15.06.2011
CIB
G01R 31/3185 2006.01
GPHYSIQUE
01MÉTROLOGIE; TESTS
RMESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31Dispositions pour tester les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour tests électriques caractérisées par ce qui est testé, non prévues ailleurs
28Test de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
317Tests de circuits numériques
3181Tests fonctionnels
3185Reconfiguration pour les essais, p.ex. LSSD, découpage
CPC
G01R 31/3177
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3177Testing of logic operation, e.g. by logic analysers
G01R 31/318544
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
3185Reconfiguring for testing, e.g. LSSD, partitioning
318533using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
318544Scanning methods, algorithms and patterns
G01R 31/318558
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
3185Reconfiguring for testing, e.g. LSSD, partitioning
318533using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
318558Addressing or selecting of subparts of the device under test
G01R 31/318572
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
3185Reconfiguring for testing, e.g. LSSD, partitioning
318533using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
318572Input/Output interfaces
Déposants
  • ALCATEL-LUCENT [FR/FR]; 3, Avenue Octave Gréard F-75007 Paris, FR (AllExceptUS)
  • GOYAL, Suresh [US/US]; US (UsOnly)
  • PORTOLAN, Michele [IT/IE]; IE (UsOnly)
  • VAN TREUREN, Bradford [US/US]; US (UsOnly)
Inventeurs
  • GOYAL, Suresh; US
  • PORTOLAN, Michele; IE
  • VAN TREUREN, Bradford; US
Mandataires
  • DINELLA, P., Donald; Alcatel-Lucent Usa Inc. Attention: Docket Administrator-Room 3D-201 600-700 Mountain Avenue Murray Hill, NJ 07974-0636, US
Données relatives à la priorité
12/827,55630.06.2010US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) METHOD AND APPARATUS FOR VIRTUAL IN-CIRCUIT EMULATION
(FR) PROCÉDÉ ET DISPOSITIF D'ÉMULATION VIRTUELLE SUR CIRCUIT UTILISATEUR
Abrégé
(EN)
A virtual In-Circuit Emulation (ICE) capability is provided herein for supporting testing of Joint Test Action Group (JTAG) hardware. A Virtual ICE Driver is configured for enabling any debug software to interface with target hardware in a flexible and scalable manner. The Virtual ICE Driver is configured such that the test instruction set used with the Virtual ICE Driver is not required to compute vectors, as the JTAG operations are expressed as local native instructions on scan segments, thereby enabling ICE resources to be accessed directly. The Virtual ICE Driver is configured such that ICE may be combined with instrument-based JTAG approaches (e.g., the IEEE P1687 standard and other suitable approaches). The Virtual ICE Driver is configured for receiving a plurality of scan segment operations generated by a plurality of target ICE controllers of at least one ICE host, scheduling the received scan segment operations, based at least in part on a scan chain of the target hardware, to form thereby a scheduled set of scan segment operations, and providing the scheduled set of scan segment operations to a processor configured for executing the scheduled set of scan segment operations for testing the target hardware.
(FR)
L'invention concerne une fonction d'émulation virtuelle sur circuit utilisateur (ICE) permettant de tester du matériel « Joint Test Action Group (JTAG) ». Un pilote d'ICE virtuel est configuré pour permettre à n'importe quel logiciel de débogage de servir d'interface à un matériel voulu, de manière flexible et extensible. Le pilote d'ICE virtuel est configuré de sorte que l'ensemble d'instructions d'essai utilisé avec le pilote d'ICE virtuel n'est pas nécessaire pour calculer des vecteurs, car les opérations JTAG sont exprimées comme des instructions locales natives sur des segments de balayage, ce qui permet un accès direct aux ressources d'ICE. Le pilote d'ICE virtuel est configuré de sorte que l'ICE peut être combiné avec des techniques JTAG à base d'instruments (p. ex. la norme IEEE P1687 et d'autres techniques appropriées). Le pilote d'ICE virtuel est configuré pour recevoir une pluralité d'opérations de segments de balayage produites par une pluralité d'organes de commande d'ICE voulus d'au moins un ordinateur principal d'ICE; ordonnancer les opérations de segment de balayage reçues, au moins partiellement sur la base d'une chaîne de balayage du matériel voulu, afin de former un ensemble ordonnancé d'opérations de segment de balayage; et fournir un ensemble ordonnancé d'opérations de segment de balayage à un processeur, configuré pour exécuter l'ensemble ordonnancé d'opérations de segment de balayage, afin de mettre à l'essai le matériel voulu.
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