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1. (WO2010018912) PROCÉDÉ PERMETTANT L'ÉLIMINATION COMPLÈTE DE PIÉGEAGE DE CHARGES À PARTIR DE LA RÉGION SOURCE (OU DE DRAIN) ET DE SUBSTRAT D'UN TRANSISTOR VERTICAL
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2010/018912    N° de la demande internationale :    PCT/KR2009/002095
Date de publication : 18.02.2010 Date de dépôt international : 22.04.2009
CIB :
H01L 29/78 (2006.01)
Déposants : KOREA ADVANCED INSTITUTE OF SCIENCE AND TECHNOLOGY [KR/KR]; 373-1 Guseong-dong Yuseong-gu Daejeon 305-701 (KR) (Tous Sauf US).
LEE, Wan Gyu [KR/KR]; (KR) (US Seulement)
Inventeurs : LEE, Wan Gyu; (KR)
Mandataire : HWANG, E-Nam; 6F, Koita Bldg. 20-17 Yangjae-dong, Seocho-gu Seoul 137-888 (KR)
Données relatives à la priorité :
10-2008-0078664 11.08.2008 KR
Titre (EN) METHOD FOR COMPLETELY ELIMINATING CHARGE TRAP FROM THE SOURCE (OR DRAIN) AND THE BULK REGION OF A VERTICAL TRANSISTOR
(FR) PROCÉDÉ PERMETTANT L'ÉLIMINATION COMPLÈTE DE PIÉGEAGE DE CHARGES À PARTIR DE LA RÉGION SOURCE (OU DE DRAIN) ET DE SUBSTRAT D'UN TRANSISTOR VERTICAL
(KO) 수직 트랜지스터 소오스(또는 드레인)와 벌크 영역 내의 트랩 전하를 완전히 제거하기 위한 방법
Abrégé : front page image
(EN)This invention relates to a method for completely eliminating charge trap from the source (or drain) and the bulk region of a vertical transistor, in order to drastically improve the switching characteristics and the performance thereof. The method according to the present invention comprises the following steps; a) a step wherein an impurity is applied to the front of the substrate to form the source/channel/drain, and the impurity is activated; b) a step wherein a pillar or a silicon pole is established on the front of said substrate by using a photoresist pattern and a dry etching method; c) a step wherein oxide is deposited on the front of said substrate using a CVD method, and a step wherein wide uniformity is established using the CMP method; d) a step wherein the gate terminal is formed by etching back until the drain is exposed; e) a step wherein an oxide or nitride film is deposited, wide uniformity is established, and a contact hole is established using the CMP process and f) a step wherein the contact metal is established by etching back and establishing the metal layer using a photoresist pattern and a dry etching method.
(FR)La présente invention concerne un procédé permettant l'élimination complète de piégeage de charges à partir de la région source (ou de drain) et de substrat d'un transistor vertical, afin d'améliorer drastiquement les caractéristiques de commutation et sa performance. Le procédé selon la présente invention comprend les étapes suivantes : a) une étape lors de laquelle une impureté est appliquée à l'avant du substrat pour former la source/le canal/le drain, et l'impureté est activée; b) une étape lors de laquelle un pilier ou un pôle de silicium est établi sur l'avant dudit substrat au moyen d'un motif de photorésine et d'un procédé de gravure par voie sèche; c) une étape lors de laquelle un oxyde est déposé sur l'avant dudit substrat par un procédé de dépôt chimique en phase vapeur, et une étape lors de laquelle une large uniformité est établie au moyen du procédé de polissage mécano-chimique; d) une étape lors de laquelle la borne de grille est formée par rétro-gravure jusqu'à l'exposition du drain; e) une étape lors de laquelle un film d'oxyde ou de nitrure est déposé, une large uniformité est établie, et un trou de contact est établi par le procédé CMP; et f) une étape lors de laquelle le métal de contact est établi par rétro-gravure et l'établissement de la couche métallique au moyen d'un motif de photorésine et un procédé de gravure par voie sèche.
(KO)본 발명에서 수직 트랜지스터의 스위치 특성과 수직 트랜지스터의 성능을 월등히 향상시킬 수 있는 수직 트랜지스터 소오스(또는 드레인)와 벌크 영역 내의 트랩 전하를 완전히 제거하기 위한 방법을 개시한다. 본 발명에 따른 방법은, a) 기판의 전면에 소오스/채널/드레인 형성을 위한 불순물을 주입하고, 불순물을 활성화하는 단계; b) 상기 기판의 전면에 감광막 패턴과 건식 식각법을 이용하여 수직 트랜지스터 형성용 필러(pillar) 또는 실리콘 기둥을 형성하는 단계; c) 상기 기판의 전면에 산화막을 CVD방법으로 증착하고 CMP 방법으로 광역 평탄화하는 단계; d) 상기 산화막을 건식 식각 법으로 에치백(etchback) 하고, 기판의 전면에 게이트 산화막을 적정두께로 성장시킨 후, 드레인이 노출되는 단계까지 etchback 하여 게이트 전극을 형성하는 단계; e) 산화막 이나 질화막을 증착 하고 CMP 공정으로 광역 평탄화하고, 콘택 홀을 형성하는 단계; f) etchback하여 콘택 금속을 형성하고, 감광막 패턴과 건식 식각법을 이용하여 금속층을 형성하는 단계로 이루어진다.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : coréen (KO)
Langue de dépôt : coréen (KO)