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1. (WO2010011387) OPTIMISEUR DE CONCEPTION DE TEST POUR DES ARCHITECTURES DE BALAYAGE CONFIGURABLES

Pub. No.:    WO/2010/011387    International Application No.:    PCT/US2009/042367
Publication Date: 28 janv. 2010 International Filing Date: 30 avr. 2009
IPC: G01R 31/26
H01L 21/66
Applicants: SYNOPSYS, INC.
KAPUR, Rohit
SAIKIA, Jyotirmoy
UPPULURI, Rajesh
NOTIYATH, Pramod
FERNANDES, Tammy
KULKARNI, Santosh
ANBALAN, Ashok
Inventors: KAPUR, Rohit
SAIKIA, Jyotirmoy
UPPULURI, Rajesh
NOTIYATH, Pramod
FERNANDES, Tammy
KULKARNI, Santosh
ANBALAN, Ashok
Title: OPTIMISEUR DE CONCEPTION DE TEST POUR DES ARCHITECTURES DE BALAYAGE CONFIGURABLES
Abstract:
La présente invention concerne en général une architecture de test à base de balayage qui est optimisée en fonction de la conception de circuit prise en compte. Dans un mode de réalisation, une pluralité de conceptions de tests candidats est mise au point. Pour chaque conception, une pluralité de vecteurs de test est générée en fonction de la conception du circuit et de celle du test candidat, de préférence à l’aide du même algorithme ATPG que celui qui sera utilisé en aval pour générer les vecteurs de test finaux pour la production du dispositif de circuit intégré. Une mesure de la qualité du protocole de test, telle que la couverture des pannes, est déterminée pour chacune des conceptions de tests candidats, et l’une des conceptions de test candidat est sélectionnée pour une mise en œuvre dans un dispositif de circuit intégré en fonction d’une comparaison de telles mesures de qualité de protocole de test. De préférence, seul un échantillonnage de l’ensemble complet des vecteurs de test que l’ATPG a pu générer est utilisé pour déterminer le nombre de pannes potentielles qui serait trouvé par chaque conception de test candidat particulière.