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1. (WO2009134217) PROCÉDÉ ET SYSTÈME POUR GÉNÉRER ET DÉLIVRER DES INTERRUPTIONS INTER-PROCESSEUR DANS UN PROCESSEUR À NOYAUX MULTIPLES ET DANS CERTAINS SYSTÈMES À PROCESSEURS MULTIPLES À MÉMOIRE PARTAGÉE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/134217    N° de la demande internationale :    PCT/US2008/005447
Date de publication : 05.11.2009 Date de dépôt international : 28.04.2008
CIB :
G06F 13/00 (2006.01), G06F 13/14 (2006.01)
Déposants : HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P. [US/US]; 11445 Compaq Center Drive West, Houston, TX 77070 (US) (Tous Sauf US).
BONOLA, Thomas J. [US/US]; (US) (US Seulement)
Inventeurs : BONOLA, Thomas J.; (US)
Mandataire : JONES, Kevin M.; Hewlett-Packard Company, Intellectual Property Administration, P.O. Box 272400, M/S 35, Fort Collins, Texas 80527-2400 (US)
Données relatives à la priorité :
Titre (EN) METHOD AND SYSTEM FOR GENERATING AND DELIVERING INTER-PROCESSOR INTERRUPTS IN A MULTI-CORE PROCESSOR AND IN CERTAIN SHARED-MEMORY MULTI-PROCESSOR SYSTEMS
(FR) PROCÉDÉ ET SYSTÈME POUR GÉNÉRER ET DÉLIVRER DES INTERRUPTIONS INTER-PROCESSEUR DANS UN PROCESSEUR À NOYAUX MULTIPLES ET DANS CERTAINS SYSTÈMES À PROCESSEURS MULTIPLES À MÉMOIRE PARTAGÉE
Abrégé : front page image
(EN)Certain embodiments of the present invention are directed to providing efficient and easily-applied mechanisms for inter-core and inter-processor communications and inter-core and inter-processor signaling within multi-core microprocessors and certain multi-processor systems. In one embodiment of the present invention, local advanced programmable interrupt controllers within, or associated with, cores of a multi-core microprocessor and/or processors of a multi-processor system are enhanced so that the local advanced programmable interrupt controllers can be configured to automatically generate inter-core and inter-processor interrupts when WRITE operations are directed to particular regions of shared memory.
(FR)Certains modes de réalisation de la présente invention concernent la fourniture de mécanismes efficaces et facilement appliqués pour des communications inter-noyau et inter-processeur et une signalisation inter-noyau et inter-processeur dans des microprocesseurs à noyaux multiples et certains systèmes à processeurs multiples. Dans un mode de réalisation de la présente invention, les contrôleurs d'interruptions programmables évolués locaux dans les noyaux d'un microprocesseur à noyaux multiples et/ou les processeurs d'un système à processeurs multiples sont améliorés de sorte que les contrôleurs d'interruptions programmables avancés locaux puissent être configurés pour générer automatiquement des interruptions inter-noyau et inter-processeur lorsque des opérations d’écriture concernent des régions particulières de la mémoire partagée.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)