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1. (WO2009028197) CIRCUIT D'ADAPTATION À DOUBLE CANAL
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2009/028197    N° de la demande internationale :    PCT/JP2008/002349
Date de publication : 05.03.2009 Date de dépôt international : 28.08.2008
CIB :
H03H 7/38 (2006.01), H04B 1/04 (2006.01)
Déposants : PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (Tous Sauf US).
SANGAWA, Ushio; (US Seulement)
Inventeurs : SANGAWA, Ushio;
Mandataire : OKUDA, Seiji; OKUDA & ASSOCIATES 10th Floor, Osaka Securities Exchange Bldg. 8-16, Kitahama 1-chome Chuo-ku, Osaka-shi, Osaka 5410041 (JP)
Données relatives à la priorité :
2007-222393 29.08.2007 JP
Titre (EN) DOUBLE CHANNEL MATCHING CIRCUIT
(FR) CIRCUIT D'ADAPTATION À DOUBLE CANAL
(JA) 2周波整合回路
Abrégé : front page image
(EN)Connection topology of input terminals (2), elements (4a, 4b, 4c, 4d) and a load (5) is made as a “7-segment display” applied to numerical display for a calculator or a digital clock and the like. That is, the input terminals (2) are assigned to the uppermost and lowermost segments among three horizontally extending segments, the load (5) is assigned to one of four longitudinal segments, and the elements (4a, 4b, 4c, 4d) are assigned to the three remaining longitudinal segments and one horizontal segment. The elements (4a, 4b, 4c, 4d) are an inductor having inductance of 5.119nH, a capacitor having capacitance of 1.370pF, an inductor having inductance of 8.360nH, and a capacitor having capacitance of 5.942pF, respectively. This circuitry can reduce the total number of elements to 4 and realize low loss property. In addition, as a resonance circuit is eliminated and a scale of a ladder circuit is reduced, highly stable impedance matching is attained.
(FR)L'invention concerne la topologie de connexion de bornes d'entrée (2), d'éléments (4a, 4b, 4c, 4d) et d'une charge (5), qui est constituée comme un 'affichage à 7 segments' appliquée à un affichage numérique pour un calculateur ou une horloge numérique et analogue. Les bornes d'entrée (2) sont affectées aux segments supérieurs et inférieurs parmi trois segments s'étendant horizontalement, la charge (5) est affectée à l'un des quatre segments longitudinaux, et les éléments (4a, 4b, 4c, 4d) aux trois segments longitudinaux restants et à un segment horizontal. Les éléments (4a, 4b, 4c, 4d) sont un inducteur ayant une inductance de 5,119nH, un condensateur ayant une capacité de 1,370pF, un inducteur ayant une inductance de 8,360nH, et un condensateur ayant une capacité de 5,942pF, respectivement. Ces circuits peuvent réduire le nombre total d'éléments à 4 et obtenir une propriété de moindre perte. De plus, un circuit de résonance est éliminé et une échelle d'un circuit d'échelle est réduite, et une impédance d'adaptation hautement stable atteinte.
(JA) 入力端子2、素子4a、4b、4c、4d、負荷5の接続トポロジーを、電卓やデジタル時計などの数字の表示に適用される「7セグメントディスプレイ」状にする。すなわち、横方向に延びる3つのセグメント中の、最上部と最下部のセグメントに入力端子2を割り当て、縦方向の4セグメントのいずれか1つに負荷5を割り当て、残りの縦方向の3セグメントと横方向の1セグメントに素子4a、4b、4c、4dを割り当てる。素子4a、4b、4c、4dは、それぞれ、5.119nHのインダクタンスを有するインダクタ、1.370pFのキャパシタンスを有するキャパシタ、8.360nHのインダクタンスを有するインダクタ、5.942pFのキャパシタンスを有するキャパシタである。この回路構成により、素子総数が4に減じられ低損失性が実現され、また、共振回路の排除と梯子回路の規模が縮小されることより、高安定なインピーダンス整合が得られる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)