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1. (WO2008014289) MÉMOIRE CACHE EN TUILES POUR LOGICIELS MULTIPLES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/014289    N° de la demande internationale :    PCT/US2007/074266
Date de publication : 31.01.2008 Date de dépôt international : 24.07.2007
CIB :
G06F 9/38 (2006.01), G06F 12/08 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; Attn: International Ip Administration, 5775 Morehouse Drive, San Diego, California 92121 (US) (Tous Sauf US).
DU, Yun [CN/US]; (US) (US Seulement).
JIAO, Guofang [CN/US]; (US) (US Seulement).
YU, Chun [CN/US]; (US) (US Seulement).
HSU, De Dzwo [US/US]; (US) (US Seulement)
Inventeurs : DU, Yun; (US).
JIAO, Guofang; (US).
YU, Chun; (US).
HSU, De Dzwo; (US)
Mandataire : BACHAND, Richard A.; Attn: International IP Administration, 5775 Morehouse Drive, San Diego, Califonia 92121 (US)
Données relatives à la priorité :
11/493,444 25.07.2006 US
Titre (EN) TILED CACHE FOR MULTIPLE SOFTWARE PROGRAMS
(FR) MÉMOIRE CACHE EN TUILES POUR LOGICIELS MULTIPLES
Abrégé : front page image
(EN)Caching techniques for storing instructions, constant values, and other types of data for multiple software programs are described. A cache provides storage for multiple programs and is partitioned into multiple tiles. Each tile is assignable to one program. Each program may be assigned any number of tiles based on the program's cache usage, the available tiles, and/or other factors. A cache controller identifies the tiles assigned to the programs and generates cache addresses for accessing the cache. The cache may be partitioned into physical tiles. The cache controller may assign logical tiles to the programs and may map the logical tiles to the physical tiles within the cache. The use of logical and physical tiles may simplify assignment and management of the tiles.
(FR)La présente invention concerne des techniques de mise en mémoire cache pour enregistrer des instructions, des valeurs constantes et autres types de données pour de multiples logiciels. Une mémoire cache, partitionnée en tuiles multiples, assure un stockage pour de multiples logiciels. Chaque tuile peut être attribuée à un logiciel. Un nombre illimité de tuiles peut être attribué à chaque logiciel en fonction du taux d'utilisation de la mémoire cache par le logiciel, des tuiles disponibles et/ou d'autres facteurs. Un contrôleur de mémoire cache identifie les tuiles attribuées aux logiciels et génère des adresses de mémoire cache afin d'y accéder. La mémoire cache peut être partitionnée en tuiles physiques. Le contrôleur de mémoire cache peut attribuer des tuiles logiques aux logiciels et mapper les tuiles logiques aux tuiles physiques à l'intérieur de la mémoire cache. L'utilisation de tuiles logiques et physiques peut simplifier l'attribution et la gestion des tuiles.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)