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Paramétrages

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1. WO2007143458 - PROCÉDÉ ET APPAREIL POUR CELLULE SRAM FACTICE

Numéro de publication WO/2007/143458
Date de publication 13.12.2007
N° de la demande internationale PCT/US2007/069906
Date du dépôt international 29.05.2007
CIB
G11C 11/419 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
11Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21utilisant des éléments électriques
34utilisant des dispositifs à semi-conducteurs
40utilisant des transistors
41formant des cellules avec réaction positive, c. à d. des cellules ne nécessitant pas de rafraîchissement ou de régénération de la charge, p.ex. multivibrateur bistable, déclencheur de Schmitt
413Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture, la synchronisation ou la réduction de la consommation
417pour des cellules de mémoire du type à effet de champ
419Circuits de lecture-écriture
CPC
G11C 11/412
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
41forming ; static; cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
412using field-effect transistors only
G11C 11/419
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
41forming ; static; cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
413Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing, power reduction
417for memory cells of the field-effect type
419Read-write [R-W] circuits
G11C 7/12
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
12Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
G11C 7/14
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
14Dummy cell management; Sense reference voltage generators
G11C 7/227
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
227Timing of memory operations based on dummy memory elements or replica circuits
Déposants
  • QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121, US (AllExceptUS)
  • NGUYEN, Lam Van [US/US]; US (UsOnly)
  • NGUYEN, Quan [US/US]; US (UsOnly)
Inventeurs
  • NGUYEN, Lam Van; US
  • NGUYEN, Quan; US
Mandataires
  • OGROD, Gregory, D. ; Attn: International IP Administration 5775 Morehouse Drive San Diego, Califonia 92121, US
Données relatives à la priorité
11/421,49701.06.2006US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) METHOD AND APPARATUS FOR A DUMMY SRAM CELL
(FR) PROCÉDÉ ET APPAREIL POUR CELLULE SRAM FACTICE
Abrégé
(EN)
A dummy SRAM cell for use in a dummy bit line circuit uses the same transistors as used in a standard SRAM cell, which includes first and second subsets of transistors configured as first and second bit line output circuits. The dummy SRAM cell includes the same first and second subsets of transistors, with the first transistors configured as a dummy bit line output circuit having substantially the same electrical characteristics as the first bit line output circuit of the standard SRAM cell. Further, the second transistors, which are not otherwise needed for the dummy SRAM cell function, are reconfigured as a voltage tie circuit for the dummy bit line output. Using the second transistors for this purpose obviates the need to add additional transistors to form a voltage tie circuit for configuring the dummy bit line output circuit as a load or driver for the dummy bit line.
(FR)
L'invention concerne une cellule SRAM factice destinée à être utilisée dans un circuit factice de ligne de bits, qui utilise les mêmes transistors que ceux utilisés dans une cellule SRAM standard, avec un premier et un deuxième sous-ensembles de transistor configurés comme premier et deuxième circuits de sortie de ligne de bits. La cellule SRAM factice comprend les mêmes premier et deuxième sous-ensembles de transistors, les premiers transistors étant configurés comme circuit factice de sortie de ligne de bits qui présente essentiellement les mêmes caractéristiques électriques que les premiers circuits de sortie de ligne de bits de la cellule SRAM standard. En outre, les deuxièmes transistors qui ne sont pas nécessaires pour que la cellule SRAM factice fonctionne sont reconfigurés comme circuit de liaison de tension pour la sortie factice de ligne de bits. En utilisant les deuxièmes transistors dans ce but, on supprime la nécessité d'ajouter des transistors supplémentaires pour former un circuit de liaison de tension en vue de configurer le circuit factice de sortie de ligne de bits comme charge ou pilote pour la ligne de bits factice.
Également publié en tant que
EP2011162305
KR1020087031978
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