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1. WO2007138828 - PROCÉDÉ D'ÉVALUATION D'UNE PLAQUETTE SOI

Numéro de publication WO/2007/138828
Date de publication 06.12.2007
N° de la demande internationale PCT/JP2007/059639
Date du dépôt international 10.05.2007
CIB
H01L 27/12 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
12le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
H01L 21/66 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
66Test ou mesure durant la fabrication ou le traitement
CPC
H01L 22/14
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
22Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
10Measuring as part of the manufacturing process
14for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
H01L 2924/014
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2924Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
013Alloys
014Solder alloys
Déposants
  • 信越半導体株式会社 Shin-Etsu Handotai Co., Ltd. [JP/JP]; 〒1000005 東京都千代田区丸の内1丁目4番2号 Tokyo 6-2. Ohtemachi 2-chome, Chiyoda-ku, Tokyo 1000004, JP (AllExceptUS)
  • 吉田 和彦 YOSHIDA, Kazuhiko [JP/JP]; JP (UsOnly)
Inventeurs
  • 吉田 和彦 YOSHIDA, Kazuhiko; JP
Mandataires
  • 好宮 幹夫 YOSHIMIYA, Mikio; 〒1110041 東京都台東区元浅草2丁目6番4号上野三生ビル4F Tokyo 1st Shitaya Bldg. 8F, 6-11, Ueno 7-chome, Taito-ku, Tokyo 1100005, JP
Données relatives à la priorité
2006-14986630.05.2006JP
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) METHOD FOR EVALUATING SOI WAFER
(FR) PROCÉDÉ D'ÉVALUATION D'UNE PLAQUETTE SOI
(JA) SOIウエーハの評価方法
Abrégé
(EN)
Provided is a method for evaluating sheet resistance of an embedded diffusion layer of an SOI wafer. The SOI wafer has at least an SOI layer on an insulating layer, and the embedded diffusion layer having an impurity concentration higher than that of other regions of the SOI layer, on the SOI layer at an interface region of the SOI layer and the insulating layer. The method for evaluating the SOI wafer is provided with a step of measuring the sheet resistance of the entire SOI layer or that of the entire SOI wafer, and a step of estimating the sheet resistance of the embedded diffusion layer by conversion by regarding the results of the sheet resistance measurement as resistance wherein layers constituting the SOI wafer are connected in parallel. Thus, direct measurement of the SOI wafer itself to be a product is made possible without manufacturing a monitor wafer, and the sheet resistance of the embedded diffusion layer can be evaluated.
(FR)
La présente invention concerne un procédé d'évaluation de la résistance de feuille d'une couche de diffusion incorporée d'une plaquette SOI. La plaquette SOI comporte au moins une couche SOI sur une couche isolante, et la couche de diffusion incorporée dont la concentration en impuretés est supérieure à celle d'autres zones de la couche SOI, sur la couche SOI au niveau d'une zone d'interface entre la couche SOI et la couche isolante. Le procédé d'évaluation de la plaquette SOI comporte une étape consistant à mesurer la résistance de feuille de l'ensemble de la couche SOI ou celle de l'ensemble de la plaquette SOI, et une étape consistant à estimer la résistance de feuille de la couche de diffusion incorporée par conversion en considérant les résultats de la mesure de résistance de feuille en tant que résistance, les couches constituant la plaquette SOI étant connectées en parallèle. Cela permet de réaliser une mesure directe de la plaquette SOI en tant que produit sans fabriquer de plaquette de contrôle, et d'évaluer la résistance de feuille de la couche de diffusion incorporée.
(JA)
 本発明は、少なくとも、絶縁層上にSOI層を有し、前記SOI層の、前記絶縁層との界面領域に前記SOI層の他の部分よりも不純物濃度が高い埋め込み拡散層を有するSOIウエーハの前記埋め込み拡散層のシート抵抗を評価する方法において、前記SOI層全体または前記SOIウエーハ全体のシート抵抗を測定する工程と、該シート抵抗測定の測定結果を前記SOIウエーハを構成する各層が各々並列的に接続されている抵抗であるとみなして換算することによって前記埋め込み拡散層のシート抵抗を見積もる工程とを備えるSOIウエーハの評価方法である。これにより、モニターウエーハを作製することなく、製品となるSOIウエーハそのものについて直接的に測定し、埋め込み拡散層のシート抵抗を評価することができるSOIウエーハの評価方法が提供される。
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