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1. WO2007108289 - CIRCUIT INTÉGRÉ À SEMICONDUCTEURS ET PROCÉDÉ DE CONTRÔLE DE CELUI-CI

Numéro de publication WO/2007/108289
Date de publication 27.09.2007
N° de la demande internationale PCT/JP2007/053835
Date du dépôt international 28.02.2007
CIB
G01R 31/28 2006.1
GPHYSIQUE
01MÉTROLOGIE; TESTS
RMESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31Dispositions pour tester les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour tests électriques caractérisées par ce qui est testé, non prévues ailleurs
28Test de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
G01R 31/3183 2006.1
GPHYSIQUE
01MÉTROLOGIE; TESTS
RMESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31Dispositions pour tester les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour tests électriques caractérisées par ce qui est testé, non prévues ailleurs
28Test de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
317Tests de circuits numériques
3181Tests fonctionnels
3183Génération de signaux d'entrée de test, p.ex. vecteurs, formes ou séquences de test
CPC
G01R 31/31921
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
319Tester hardware, i.e. output processing circuit
31917Stimuli generation or application of test patterns to the device under test [DUT]
31919Storing and outputting test patterns
31921using compression techniques, e.g. patterns sequencer
Déposants
  • 国立大学法人千葉大学 NATIONAL UNIVERSITY CORPORATION CHIBA UNIVERSITY [JP]/[JP] (AllExceptUS)
  • 難波 一輝 NANBA, Kazuteru [JP]/[JP] (UsOnly)
  • 伊藤 秀男 ITO, Hideo [JP]/[JP] (UsOnly)
Inventeurs
  • 難波 一輝 NANBA, Kazuteru
  • 伊藤 秀男 ITO, Hideo
Données relatives à la priorité
2006-05701602.03.2006JP
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD FOR TESTING SAME
(FR) CIRCUIT INTÉGRÉ À SEMICONDUCTEURS ET PROCÉDÉ DE CONTRÔLE DE CELUI-CI
(JA) 半導体集積回路及びそのテスト方法
Abrégé
(EN)
Provided is a semiconductor integrated circuit which can perform test by decompressing an inputted compressed test pattern and furthermore two-pattern test at a higher compression rate. The semiconductor integrated circuit is provided with a test pattern decompression circuit; a demultiplexer connected to the output of the test pattern decompression circuit and has a plurality of outputs; a storage device connected to one of the output of the demultiplexer; a multiplexer connected to the output of the storage device and to the other output of the demultiplexer; and a test circuit connected to the output of the multiplexer.
(FR)
L'invention concerne un circuit intégré à semiconducteurs permettant d'effectuer un contrôle par décompression d'un motif de contrôle compressé introduit ainsi qu'un test à deux motifs à une vitesse de compression plus élevée. Le circuit intégré à semiconducteurs comprend un circuit de décompression de motif de contrôle; un démultiplexeur connecté à la sortie du circuit de décompression à motif de contrôle et qui comporte une pluralité de sorties; un dispositif à mémoire connecté à l'une des sorties du multiplexeur; un multiplexeur connecté à la sortie du dispositif à mémoire ainsi qu'à une autre sortie du multiplexeur; et enfin, un circuit essayé connecté à la sortie du multiplexeur.
(JA)
【課題】入力された圧縮テストパターンを伸長してテストを行うことが可能な半導体集積回路であって、より圧縮率の高い2パターンテストを行うことができるものを提供する。 テストパターン伸張回路と、テストパターン伸張回路の出力に接続され、複数の出力を有するデマルチプレクサと、デマルチプレクサの一方の出力に接続される記憶装置と、記憶装置の出力及びデマルチプレクサの他方の出力に接続されるマルチプレクサと、マルチプレクサの出力に接続されるテスト回路と、を有する半導体集積回路とする。
Également publié en tant que
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