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1. WO2007108104 - DISPOSITIF A SEMI-CONDUCTEURS ET SON PROCEDE DE FABRICATION

Numéro de publication WO/2007/108104
Date de publication 27.09.2007
N° de la demande internationale PCT/JP2006/305596
Date du dépôt international 20.03.2006
CIB
H01L 29/78 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66Types de dispositifs semi-conducteurs
68commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76Dispositifs unipolaires
772Transistors à effet de champ
78l'effet de champ étant produit par une porte isolée
H01L 21/336 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18les dispositifs ayant des corps semi-conducteurs comprenant des éléments du groupe IV de la classification périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
334Procédés comportant plusieurs étapes pour la fabrication de dispositifs du type unipolaire
335Transistors à effet de champ
336à grille isolée
CPC
H01L 21/76232
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
71Manufacture of specific parts of devices defined in group H01L21/70
76Making of isolation regions between components
762Dielectric regions ; , e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
76224using trench refilling with dielectric materials
76232of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
H01L 29/1033
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; ; Multistep manufacturing processes therefor
02Semiconductor bodies ; ; Multistep manufacturing processes therefor
06characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; ; characterised by the concentration or distribution of impurities within semiconductor regions
10with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
1025Channel region of field-effect devices
1029of field-effect transistors
1033with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
Déposants
  • 富士通株式会社 FUJITSU LIMITED [JP]/[JP] (AllExceptUS)
  • 刀禰 早千重 TONE, Sachie [JP]/[JP] (UsOnly)
  • ▲松▼澤 芳夫 MATSUZAWA, Yoshio [JP]/[JP] (UsOnly)
  • 江間 泰示 EMA, Taiji [JP]/[JP] (UsOnly)
Inventeurs
  • 刀禰 早千重 TONE, Sachie
  • ▲松▼澤 芳夫 MATSUZAWA, Yoshio
  • 江間 泰示 EMA, Taiji
Mandataires
  • 國分 孝悦 KOKUBUN, Takayoshi
Données relatives à la priorité
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) SEMICONDUCTOR DEVICE AND ITS FABRICATION PROCESS
(FR) DISPOSITIF A SEMI-CONDUCTEURS ET SON PROCEDE DE FABRICATION
(JA) 半導体装置及びその製造方法
Abrégé
(EN)
An STI isolation structure (7) is recessed under a gate electrode (16) such that an element region (10) has a pair of protrusions (10a) protruding outward from a portion under the gate electrode (16). On the surface layer of the protrusion (10a), a surface layer conductive region is formed by introducing impurities having a conductivity type opposite to that of a source region (24) and a drain region (25), e.g. a channel doze region (22) is formed on the surface layer of a silicon element region (10) including the protrusion (10a) under the gate electrode (16). With such an arrangement, variation and degradation in transistor characteristics are suppressed regardless of the process for fabricating the isolation structure and its process position, and a high breakdown voltage is achieved relatively easily and surely.
(FR)
La présente invention concerne une structure d'isolation (7) encastrée sous une électrode de grille (16) de sorte qu'une région d'élément (10) possède une paire de saillies (10a) dépassant vers l'extérieur depuis une partie placée sous l'électrode de grille (16). Sur la couche de surface de la saillie (10a), une région conductrice de couche de surface est formée par l'introduction d'impuretés ayant un type de conductivité opposé à celui d'une région source (24) et d'une région de drain (25), par exemple, une zone de sommeil de canal (22) est formée sur la couche de surface d'une région d'élément de silicium (10) comprenant la saillie (10a) sous l'électrode de grille (16). Avec cet agencement, la variation et la dégradation des caractéristiques du transistor sont supprimées, quel que soit le procédé de fabrication de la structure d'isolation et sa position de procédé et une tension de rupture élevée est obtenue de manière relativement simple et sûre.
(JA)
 STI素子分離構造(7)は、素子領域(10)がゲート電極(16)下の部分において外方へ向かって突出する一対の突出部(10a)を有するように、ゲート電極(16)下の部分で凹形状に形成されている。突出部(10a)の表層に、例えばソース領域(24)及びドレイン領域(25)と反対導電型の不純物を導入して表層導電領域、例えばゲート電極(16)下における突出部(10a)を含むシリコン素子領域(10)の表層にチャネルドーズ領域(22)が形成されている。この構成により、素子分離構造の形成方法及びその工程位置に依らずにトランジスタ特性の変動劣化を抑止し、比較的簡易且つ確実に高耐圧を実現する。
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