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1. (WO2007108104) DISPOSITIF A SEMI-CONDUCTEURS ET SON PROCEDE DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/108104    N° de la demande internationale :    PCT/JP2006/305596
Date de publication : 27.09.2007 Date de dépôt international : 20.03.2006
CIB :
H01L 29/78 (2006.01), H01L 21/336 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (Tous Sauf US).
TONE, Sachie [JP/JP]; (JP) (US Seulement).
MATSUZAWA, Yoshio [JP/JP]; (JP) (US Seulement).
EMA, Taiji [JP/JP]; (JP) (US Seulement)
Inventeurs : TONE, Sachie; (JP).
MATSUZAWA, Yoshio; (JP).
EMA, Taiji; (JP)
Mandataire : KOKUBUN, Takayoshi; 5th Floor, Ikebukuro TG Homest Building, 17-8, Higashi-Ikebukuro 1-chome, Toshima-ku, Tokyo 1700013 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE AND ITS FABRICATION PROCESS
(FR) DISPOSITIF A SEMI-CONDUCTEURS ET SON PROCEDE DE FABRICATION
(JA) 半導体装置及びその製造方法
Abrégé : front page image
(EN)An STI isolation structure (7) is recessed under a gate electrode (16) such that an element region (10) has a pair of protrusions (10a) protruding outward from a portion under the gate electrode (16). On the surface layer of the protrusion (10a), a surface layer conductive region is formed by introducing impurities having a conductivity type opposite to that of a source region (24) and a drain region (25), e.g. a channel doze region (22) is formed on the surface layer of a silicon element region (10) including the protrusion (10a) under the gate electrode (16). With such an arrangement, variation and degradation in transistor characteristics are suppressed regardless of the process for fabricating the isolation structure and its process position, and a high breakdown voltage is achieved relatively easily and surely.
(FR)La présente invention concerne une structure d'isolation (7) encastrée sous une électrode de grille (16) de sorte qu'une région d'élément (10) possède une paire de saillies (10a) dépassant vers l'extérieur depuis une partie placée sous l'électrode de grille (16). Sur la couche de surface de la saillie (10a), une région conductrice de couche de surface est formée par l'introduction d'impuretés ayant un type de conductivité opposé à celui d'une région source (24) et d'une région de drain (25), par exemple, une zone de sommeil de canal (22) est formée sur la couche de surface d'une région d'élément de silicium (10) comprenant la saillie (10a) sous l'électrode de grille (16). Avec cet agencement, la variation et la dégradation des caractéristiques du transistor sont supprimées, quel que soit le procédé de fabrication de la structure d'isolation et sa position de procédé et une tension de rupture élevée est obtenue de manière relativement simple et sûre.
(JA) STI素子分離構造(7)は、素子領域(10)がゲート電極(16)下の部分において外方へ向かって突出する一対の突出部(10a)を有するように、ゲート電極(16)下の部分で凹形状に形成されている。突出部(10a)の表層に、例えばソース領域(24)及びドレイン領域(25)と反対導電型の不純物を導入して表層導電領域、例えばゲート電極(16)下における突出部(10a)を含むシリコン素子領域(10)の表層にチャネルドーズ領域(22)が形成されている。この構成により、素子分離構造の形成方法及びその工程位置に依らずにトランジスタ特性の変動劣化を抑止し、比較的簡易且つ確実に高耐圧を実現する。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)