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1. WO2007102257 - dispositif semi-conducteur et procédé d'inspection de DISPOSITIF SEMI-CONDUCTEUR

Numéro de publication WO/2007/102257
Date de publication 13.09.2007
N° de la demande internationale PCT/JP2006/322591
Date du dépôt international 13.11.2006
CIB
H01L 21/66 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
66Test ou mesure durant la fabrication ou le traitement
CPC
G01R 31/2856
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
2851Testing of integrated circuits [IC]
2855Environmental, reliability or burn-in testing
2856Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
Déposants
  • 松下電器産業株式会社 MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP]/[JP] (AllExceptUS)
  • 木内 崇文 KIUCHI, Takafumi (UsOnly)
Inventeurs
  • 木内 崇文 KIUCHI, Takafumi
Mandataires
  • 早瀬 憲一 HAYASE, Kenichi
Données relatives à la priorité
2006-06030706.03.2006JP
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) SEMICONDUCTOR DEVICE AND METHOD FOR INSPECTING SEMICONDUCTOR DEVICE
(FR) dispositif semi-conducteur et procédé d'inspection de DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置、及び半導体装置の検査方法
Abrégé
(EN)
Voltages supplied to first and second power supply pads (12a, 12b) are supplied to first to sixth power supply terminals (15a-15f) by first and second power supply lines (16a, 16b) through first and second analog switches (13a, 13b), and burn-in is performed in batch in the wafer status. As for the semiconductor devices which have been judged nonconforming, a voltage out of the input allowable range is applied and a fuse (11) is disconnected. Thus, the logic of an analog switch control signal (14) is fixed by a pull-down resistor (17) arranged on a signal line of an analog switch control signal (14) between the fuse (11) and first and second analog switches (13a, 13b), the logic of the first and the second analog switches (13a, 13b) are also determined to be in one status, and burn-in is performed only to conforming products. Thus, the semiconductor device which can be inspected in batch at the same time in the wafer status and a method for inspecting such semiconductor devices are provided.
(FR)
Selon la présente invention, des tensions injectées dans des première et seconde plages de connexion d'alimentation (12a, 12b) sont injectées dans une première à une sixième bornes d'alimentation (15a-15f) par un premier et un second circuits d'alimentation (16a, 16b) grâce à un premier et un second interrupteurs analogiques (13a, 13b), et la gravure se déroule par lots à l'état de galette. Pour ce qui est des dispositifs semi-conducteurs jugés non conformes, une tension hors de la plage admissible d'entrée est appliquée et un fusible (11) est déconnecté. Ainsi, la logique d'un signal de commande d'interrupteur analogique (14) est fixée par une résistance d'excursion basse (17) disposée sur un circuit de signal d'un signal de commande d'interrupteur analogique (14) entre le fusible (11) et les premier et second interrupteurs analogiques (13a, 13b), les logiques du premier et du second interrupteurs analogiques (13a, 13b) sont également déterminées comme étant dans un état donné, et la gravure se déroule seulement pour les produits conformes. Ainsi, l'invention concerne un dispositif semi-conducteur que l'on peut inspecter par lots simultanément, à l'état de galette, et un procédé d'inspection de tels dispositifs semi-conducteurs.
(JA)
 第1、第2の電源供給パッド(12a,12b)に供給された電圧は、第1、第2の電源供給ライン(16a,16b)により第1、第2のアナログスイッチ(13a,13b)を介して第1~第6の電源端子(15a~15f)に供給されウエハ状態で一括バーンインが実施されるが、前の工程で不良判定された半導体装置に対しては、入力許容範囲外の電圧を印加し電気ヒューズ(11)を切断することで、電気ヒューズ(11)と、第1、第2のアナログスイッチ(13a,13b)との間のアナログスイッチ制御信号(14)の信号ラインに設けられたプルダウン抵抗(17)により、アナログスイッチ制御信号(14)の論理を固定し、第1、第2のアナログスイッチ(13a,13b)の論理をも一意に決定し、良品に対してのみバーンインを実施することができ、複数の半導体装置をウエハ状態で同時に検査することができる半導体装置及びその検査方法を提供する。
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